用Quartus II + Verilog 做FPGA/CPLD设计/仿真的几个基本问题(自己总结的,对初学者有效)

用Quartus II + Verilog 做FPGA/CPLD设计/仿真的几个基本问题(自己总结的,对初学者有效)

Topic 1. 对端口的准确理解
module test11 (clk, testin, testout);
input      clk;
input      testin;
output     testout;
reg        testout;

...
endmodule
说明: 端口中的名称都是线型的. 在instantiate子模块时常容易犯的一个错误是:把寄存器当变量往子模块里送, 并将子模块的对应端口申明为寄存器输出,企图从中获得什么反馈. 其实把“寄存器”往里送并不是绝对不可以,问题是你送进去的寄存器禁止被赋值. 也就是说,子模块无权修改父模块内寄存器的内容.
结合开头的例子,做个更精确的解释: 例子中的testout实质是两个东西,一个是wire,一个是reg. 它们是缺省相关的,因为名称一样. 而当以变量形式将testout往子模块里送时,你送进去的“寄存器"并不是reg,而是wire.
为便于理解,上述例子实质内涵是如下形式:
module test12 (clk, testin, testout);
input      clk;
input      testin;
output     testout;
reg        testreg;

assign     testout = testreg;  //这句是关键, 类似“output reg  testout;”的语句中
                                   //其实隐含有 assign testout = testout;
                               //若分为两句写, “output testout;”这句才是真正的端口说明,