用modelsim对Verilog进行仿真

目录

1.新建工程：file->New->project

2.若有原工程，会跳出关闭原工程的对话框；无原工程则跳出新建工程信息框

3.填写新建工程信息框，只填前两个框，其他保持默认，填写完点击确认。注意工程名字和保存路径不要出现中文！！！

4.新建V文件，点击create New file；若原来有就选择add existing file

5.填写V文件名，与模块名保持一致，文件类型选择Verilog

6.新建完成，开始编写模块代码

7.编写testbench文件（测试文件，简称tb文件）

        新建V源文件

        保存到默认位置,文件名后加_tb来代表tb文件，同时模块名也与文件名保持一致

        将文件添加到工程中，在左边的工程目录空白处右击，选择add to project->existing file->browse预览tb文件位置，双击tb文件即可将其加入工程

        按照tb文件规范编写tb文件

8.全部V文件编写和添加完成后，对所有文件进行编译：compile ->compile All,若有错误则通过最下边问提示框进行定位查找语法错误，直至所有文件都通过编译

9.开始仿真：simulate->start simulate->Design->work选择tb文件

10.点击start simulate 框的右下角optimization options，勾选中间那个选项，将所有模块的所有变量添加至仿真，点击OK

11.start simulate框点击OK，跳出仿真界面。

12.右击test_tb->add Wave将test_tb模块中的所有变量添加到波形图中

13.找到弹出的wave框

14.点击信号框下边的小山，将信号的前缀隐藏掉

15.点击上面工具栏的run图标，运行仿真，可以改变旁边的仿真时长，也可以多点击几次run仿真更长的时间

​16.点击放大镜，看全图

1.新建工程：file->New->project

2.若有原工程，会跳出关闭原工程的对话框；无原工程则跳出新建工程信息框

3.填写新建工程信息框，只填前两个框，其他保持默认，填写完点击确认。注意工程名字和保存路径不要出现中文！！！

4.新建V文件，点击create New file；若原来有就选择add existing file

5.填写V文件名，与模块名保持一致，文件类型选择Verilog

6.新建完成，开始编写模块代码

7.编写testbench文件（测试文件，简称tb文件）

        新建V源文件

        保存到默认位置,文件名后加_tb来代表tb文件，同时模块名也与文件名保持一致

        将文件添加到工程中，在左边的工程目录空白处右击，选择add to project->existing file->browse预览tb文件位置，双击tb文件即可将其加入工程

        按照tb文件规范编写tb文件

8.全部V文件编写和添加完成后，对所有文件进行编译：compile ->compile All,若有错误则通过最下边问提示框进行定位查找语法错误，直至所有文件都通过编译

9.开始仿真：simulate->start simulate->Design->work选择tb文件

10.点击start simulate 框的右下角optimization options，勾选中间那个选项，将所有模块的所有变量添加至仿真，点击OK

11.start simulate框点击OK，跳出仿真界面。

12.右击test_tb->add Wave将test_tb模块中的所有变量添加到波形图中

13.找到弹出的wave框

14.点击信号框下边的小山，将信号的前缀隐藏掉

15.点击上面工具栏的run图标，运行仿真，可以改变旁边的仿真时长，也可以多点击几次run仿真更长的时间

16.点击放大镜，看全图

最后查看波形图是否正确，若不正确，再修改文件，后重新编译仿真。

---