用modelsim对Verilog进行仿真

最新推荐文章于 2025-03-10 10:55:58 发布
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1.新建工程：file->New->project

2.若有原工程，会跳出关闭原工程的对话框；无原工程则跳出新建工程信息框

3.填写新建工程信息框，只填前两个框，其他保持默认，填写完点击确认。注意工程名字和保存路径不要出现中文！！！

4.新建V文件，点击create New file；若原来有就选择add existing file

5.填写V文件名，与模块名保持一致，文件类型选择Verilog

6.新建完成，开始编写模块代码

7.编写testbench文件（测试文件，简称tb文件）

        新建V源文件

        保存到默认位置,文件名后加_tb来代表tb文件，同时模块名也与文件名保持一致

        将文件添加到工程中，在左边的工程目录空白处右击，选择add to project->existing file->browse预览tb文件位置，双击tb文件即可将其加入工程

        按照tb文件规范编写tb文件

8.全部V文件编写和添加完成后，对所有文件进行编译：compile ->compile All,若有错误则通过最下边问提示框进行定位查找语法错误，直至所有文件都通过编译

9.开始仿真：simulate->start simulate->Design->work选择tb文件

10.点击start simulate 框的右下角optimization options，勾选中间那个选项，将所有模块的所有变量添加至仿真，点击OK

11.start simulate框点击OK，跳出仿真界面。

12.右击test_tb->add Wave将test_tb模块中的所有变量添加到波形图中

13.找到弹出的wave框

14.点击信号框下边的小山，将信号的前缀隐藏掉

15.点击上面工具栏的run图标，运行仿真，可以改变旁边的仿真时长，也可以多点击几次run仿真更长的时间

​16.点击放大镜，看全图

1.新建工程：file->New->project

2.若有原工程，会跳出关闭原工程的对话框；无原工程则跳出新建工程信息框

3.填写新建工程信息框，只填前两个框，其他保持默认，填写完点击确认。注意工程名字和保存路径不要出现中文！！！

4.新建V文件，点击create New file；若原来有就选择add existing file

5.填写V文件名，与模块名保持一致，文件类型选择Verilog

6.新建完成，开始编写模块代码

7.编写testbench文件（测试文件，简称tb文件）

        新建V源文件

        保存到默认位置,文件名后加_tb来代表tb文件，同时模块名也与文件名保持一致

        将文件添加到工程中，在左边的工程目录空白处右击，选择add to project->existing file->browse预览tb文件位置，双击tb文件即可将其加入工程

        按照tb文件规范编写tb文件

8.全部V文件编写和添加完成后，对所有文件进行编译：compile ->compile All,若有错误则通过最下边问提示框进行定位查找语法错误，直至所有文件都通过编译

9.开始仿真：simulate->start simulate->Design->work选择tb文件

10.点击start simulate 框的右下角optimization options，勾选中间那个选项，将所有模块的所有变量添加至仿真，点击OK

11.start simulate框点击OK，跳出仿真界面。

12.右击test_tb->add Wave将test_tb模块中的所有变量添加到波形图中

13.找到弹出的wave框

14.点击信号框下边的小山，将信号的前缀隐藏掉

15.点击上面工具栏的run图标，运行仿真，可以改变旁边的仿真时长，也可以多点击几次run仿真更长的时间

16.点击放大镜，看全图

最后查看波形图是否正确，若不正确，再修改文件，后重新编译仿真。

xieShirley
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使用modelsim进行Verilog仿真（包含testbench编写）
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verilog与数字系统仿真——modelsim命令仿真
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modelsim可以通过编写编写命令的方式进行自动化仿真，方便了仿真过程。下面给出几个实例，介绍用命令进行仿真的流程。
使用Modelsim进行简单仿真
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这里记载一下使用modelsim进行简单的仿真，方便以后使用的时候进行查看。所谓的简单的仿真，就是没有IP核、只用图形界面不用tcl脚本进行的仿真。简单的仿真步骤为： 1、改变路径到工作环境下的路径下面，创建工程。 2、添加仿真的源文件（.v文件等）。 3、编译源文件。 4、启动仿真，添加仿真信号。 5、调试、查看仿真波形。 这里就使用一个简单的例子——8分频电路，进行演示和讲解： ...
FPGA 学习系列（5）：Verilog 设计仿真与调试
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Testbench（测试平台）是用于驱动和观察 Verilog 设计的代码，不会被综合到 FPGA 硬件中。实例化待测试模块（DUT, Device Under Test）生成时钟和复位信号提供输入信号监测输出信号本篇博客介绍了Verilog 仿真的基本方法，包括 Testbench 编写、波形分析和调试技巧。在 FPGA 设计中，仿真是确保电路正确性的关键步骤，掌握有效的仿真方法将大大提高开发效率。下一期：《FPGA 学习系列（6）：Verilog 进阶设计技巧》
Verilog Modelsim仿真
lb_99的博客
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1.用Quartus two新建一个工程。 2.选择Verilog HDL File,点击确定。 3.输入代码，将代码保存重命名。 4.保存好之后，在工程中插入重命名的文件，并选择使用modelsim联合使用。 5.运行，并和modelsim 一起联合使用，系统自动跳转到modelsim界面，最后输入数值即可联合成功。 6.视频过程链接分享：https://v.qq.com/x/page/k3244o0c33h.html ...
怎样用modelsim做后仿真
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怎样用modelsim做后仿（编译工具采用quatus） step1：在qurtus改变编译选项： assignments－>EDA tool setting:选择verilog还是vhdl。step2：编译。你会在你的工程所在目录 看到一个simulation的目录，这里面有你生成的网表文件和标准延时文件。step3：在目录：\quartus\eda\sim_lib找...
使用Modelsim进行独立仿真
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ModelSim仿真Verilog文件
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使用Modelsim仿真简单的Verilog文件，可分为以下几个步骤： 1打开Modelsim 2 更改项目文件夹，建立项目 3建立项目文件和测试文件 4编译源文件 5启动仿真、添加波形 下面以一个十进制计数器为例，建立仿真。 1更改项目文件夹，并建立项目 2在该项目下建立两个源文件，一个要仿真的源文件，一个是testbeach源文件 文件内容 //十进制计数器 module test( ...
如何使用modelsim10.4对Verilog编写的.V文件进行联合仿真？
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用ModelSimSE进行功能仿真和时序仿真的方法.rar_modelsim
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本篇文章将详细介绍如何使用ModelSimSE进行功能仿真和时序仿真。 一、ModelSimSE简介 ModelSimSE全称为Model Technology Simulation for System Engineering，是 Mentor Graphics 公司的一款高级仿真器，支持VHDL、...
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很好的modelsim教程( verilog vhdl都有)
03-30
很好的modelsim教程,适合初学者快速入门 还有介绍altera FPGA的modelsim仿真 免费的资料到哪里去找 还不快下载!
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micron 256Mb ddr仿真模型，支持modelsim，VCS，ncverilog仿真
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本文将详细介绍如何使用 Modelsim 独立仿真 Altera IP 核，避免了在 Quartus 中调用 Modelsim 时重复编译库的缺点，并且可以直接在 Modelsim 中进行操作，不再依赖于 Quartus。 1. 软件环境 使用的软件环境为 Win7...
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以下操作在ModelSim SE PLUS 6.2b中完成 1.新建一个工程 file -> new -> project... 此时会弹出一个Creat Project对话框,输入一个工程名,选择保存路径 (不要包含中文),其他默认就行了; 2.点OK后会弹出一个Add items to the Project,里面有几个可选项,应该很容易明白; 3.添加好文件后,点close把Add it
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这时在工程内新建一个Verilog HDL File，将traffic.vt文件内容复制进去，保存为traffic_vlg_tst.v。这时选择 Processing——>Start——>Start Test Bench Template Writer。点击Assignments——>setting——>EDA Tool Settings——>Simulation。编译完成后，点击Tools——>Run Simulation Tool——>RTL Simulation。
modelsim仿真verilog注意事项
03-08
### ModelSim中进行Verilog仿真的注意事项 #### 添加信号的顺序 在ModelSim中执行仿真前，务必按照正确的顺序添加待观测信号。如果先运行仿真再尝试添加信号，则可能导致无数据显示的情况。因此，在启动仿真之前应预先加载所有需要监控的关键节点和变量[^3]。 #### 阻塞与非阻塞赋值的选择 编写测试平台(Testbench)时对于不同类型的操作采用合适的赋值方式非常重要。具体来说，建议使用`=`来进行时钟信号的直接赋值；而对于其他输入激励则应该利用`<=`来实施非阻塞式的更新逻辑。这样做有助于防止由于缺乏适当的时间协调而导致的数据竞争条件或意外行为[^4]。 ```verilog // 推荐做法：时钟用 "=" 赋值, 输入信号用 "<=" 赋值 initial begin clk = 1'b1; // 初始化时钟为高电平 forever #5 clk = ~clk; end always @(posedge clk) begin input_signal <= new_value; // 使用非阻塞赋值给输入信号 end ``` #### 初始状态设定 为了使仿真相位与时序更加贴近实际硬件工作情况，通常会将全局时钟信号初始化为特定的状态——通常是高电平(即'1')。这使得所有的触发动作都发生在第一个下降沿之后，从而更好地模拟真实环境下的事件序列。 #### 版本兼容性和接口一致性 当涉及到跨工具链的工作流程（比如MATLAB/Simulink与ModelSim之间的交互），必须仔细核对所使用的软件版本及其API/ABI规格是否相互支持。此外还要确认不同部分之间传递的信息格式保持一致，以免引起不必要的错误或者误解[^1]。 #### 文档记录的重要性 在整个项目过程中维护详尽的日志和技术笔记是非常有益处的。这些资料不仅能够帮助团队成员理解当前的设计决策背后的原因，而且可以在遇到困难的时候作为参考资料快速定位并解决问题[^2]。
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