使用modelsim进行Verilog仿真（包含testbench编写）

最新推荐文章于 2024-09-19 17:35:04 发布

学术萌新

最新推荐文章于 2024-09-19 17:35:04 发布

阅读量2.3w

点赞数 28

分类专栏： fpga 文章标签： verilog fpga

本文链接：https://blog.csdn.net/weixin_43506155/article/details/118179930

版权

系列文章目录

在这里插入图片描述
那啥书接上回
FPGA verilog入门

文章目录

系列文章目录
前言
一、Modelsim工程新建
二、Testbench脚本编写
三、仿真
总结

前言

上一次在FPGA verilog入门中说到使用quartus II 对开发板进行操作点亮LED，在这个过程中实现了Verilog的编写以及在quartus II 中完成了功能性仿真，这回使用modelsim进行仿真。

提示：以下是本篇文章正文内容。

一、Modelsim工程新建

与所有工程一样，File->New->Project，这就不多说了，然后就是需要新建程序，然后把程序文件添加进工程中。
仍然以点LED为例，需要使用到的文件有led0_module.v和led_tb.vt，后者为testbench文件，类似于quartus II中的波形文件。在这里插入图片描述

led0_module.v文件和上一次一样，如下所示，就不多说了。

module led0_module
(
    CLK, RSTn, LED_Out
);

    input CLK;
    input RSTn;
    output LED_Out;
    
    /*************************************/
    
    parameter T1S = 26'd50;//å¤–éƒ¨æ™¶æŒ¯50M
    
    /*************************************/
    
    reg [25