FPGA_verilog_语句

一 语句

1.1语句_if else条件分支语句

表示形式：

               形式1：

                          if(<条件表达式>)

                              语句或语句块；

              形式2：（常用形式）

                          if(<条件表达式>)

                              语句或语句块；

                          else

                              语句或语句块；

              形式3：（易混乱）
                        if（<条件表达式>)

                            if

                            else

                      else

                              语句或语句块；

1.2语句_case分支控制语句

与使用if else语句相比，采用case分支控制语句实现多路控制显得更为方便与直观。

表示形式：

                case(<控制表达式>)

                        <分支语句1>:语句块1；

                        <分支语句2>:语句块2；

                        <分支语句3>:语句块3；

                        <分支语句4>:语句块4；

                       .

                       . 

                       .

                        <分支语句n>:语句 ；

                        default:语句块n+!‘；

                       endcase