19，FPGA_Verilog基础篇：verilog之任务用法

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1，FPGA_Verilog基础篇：Verilog发展进程-CSDN博客

2，FPGA_Verilog基础篇：理解Verilog的四值逻辑-CSDN博客

3，FPGA_Verilog基础篇：Verilog中数值的表示-CSDN博客

4，FPGA_Verilog基础篇：信号声明类型-CSDN博客

5，FPGA_Verilog基础篇：模块的端口声明-CSDN博客

6，FPGA_Verilog基础篇：verilog语言的操作符-CSDN博客

7，FPGA_Verilog基础篇：verilog基本逻辑运算-CSDN博客

8，FPGA_Verilog基础篇：verilog关系操作的逻辑运算实现-CSDN博客

9，FPGA_Verilog基础篇：veriolg算术运算-CSDN博客

10，FPGA_Verilog基础篇：verilog移位操作-CSDN博客

11，FPGA_Verilog基础篇：关系操作符简介-CSDN博客

12，FPGA_Verilog基础篇：拼接运算符简介-CSDN博客

13，FPGA_Verilog基础篇：verilog数值的位宽扩展规则-CSDN博客

14，FPGA_Verilog基础篇：verilog移位与拼接实现-CSDN博客

15，FPGA_Verilog基础篇：verilog双向inout接口表示_fpga inout端口-CSDN博客

16，FPGA_Verilog基础篇：verilog之锁存器和触发器-CSDN博客

17，FPGA_Verilog基础篇：verilog之for循环-CSDN博客

18，FPGA_Verilog基础篇：verilog之函数用法-CSDN博客

19，FPGA_Verilog基础篇：verilog之任务用法-CSDN博客

20，FPGA_Verilog基础篇：verilog之任务与函数用法比较-CSDN博客

21，FPGA_Verilog基础篇：verilog之宏define介绍-CSDN博客

22，FPGA_Verilog基础篇：verilog之条件编译指令介绍-CSDN博客

23，FPGA_Verilog基础篇：verilog之参数parameter介绍-CSDN博客

24，FPGA_Verilog基础篇：verilog之本地参数localparam-CSDN博客

25，FPGA_Verilog基础篇：verilog之generate生成块-CSDN博客

26，FPGA_Verilog基础篇：verilog之常数规则-CSDN博客

27，FPGA_Verilog基础篇：verilog中整数运算的位宽和符号规则-CSDN博客

28，FPGA_Verilog基础篇：verilog中的字符串表示-CSDN博客

29，FPGA_Verilog基础篇：verilog中带整数的算术表达式分析-CSDN博客

30（结束篇），FPGA_Verilog基础篇：verilog中的数值运算规则总结-CSDN博客

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Verilog的“任务”这个功能要比“函数”的功能强大许多，理论上函数可以被任务取代。

Verilog中任务的声明如下：

task task_name(ports_list);

……

endtask

Verilog中任务的简单例子如下：

task and(input a, input b, output result);

……

endtask

Verilog中任务的调用格式如下：

task_name(input_variable1, input_variable1,……);

Verilog中任务的调用例子如下：

and(a, b, result);

在书写任务的代码时，需要强调以下几个原则：

1，任务的输入、输出端口和双向端口数量不受限制，甚至可以没有输入、输出

2，任务定义的描述语句中，可以使用不可综合语句(比如延迟控制语句)，但这样会造成该任务不可综合

3，在任务中既可以调用其他任务或函数，也可以调用自身

4，在任务定义结构中不能出现initial和always过程块

5，任务调用语句只能出现在过程块内

6，任务调用语句和一条普通的行为描述语句处理方法一致

7，函数结构中不能使用任何形式的时间控制语句(#, wait等)，也不能使用disable中止语句

8，综合任务只能实现组合逻辑

下面给出具体的任务应用的代码，包括调用函数，我们在应用时依葫芦画瓢就行：

module function_total(

 input clk,

 input rst,

 input [7:0] width,

 output  reg [16:0] area

);

//      

function[15:0] circle(input [7:0] diameter);

       begin

              circle = (24'd201 * {16'h0, diameter}*{16'h0, diameter})/256;

       end

endfunction

 

function[15:0] square(input [7:0] width);

       begin

              square = {8'h0, width}*{8'h0, width};

       end

endfunction

//   

task total(input [7:0] width, output [16:0] area);

       begin

              area <= {1'b0, square(width)} + {1'b0, circle(width)};

       end

endtask

///   

always @ (posedge clk or negedge rst)

       if(!rst)

              area <= 17'd0;

       else

              total(width, area);

endmodule

总而言之，任务同函数的用处差不多，在FPGA应用中使用范围都很受限，一般用的不多~

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