60.以太网数据回环实验（3）以太网数据收发器接收模块

于 2024-09-05 11:12:27 发布
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分类专栏： 升腾A7-FPGA 文章标签： fpga开发
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        （1）状态设计：

  • ST_IDLE        :空闲状态
  • ST_PREAMBLE     :前导码+帧起始界定符
  • ST_ETH_HEAD     :以太网帧头：目标MAC地址+源MAC地址+类型/长度
  • ST_IP_HEAD         :IP首部
  • ST_UDP_HEAD     :UDP首部（8个字节）
  • ST_RX_DATA        :接收数据状态
  • ST_RX_DONE      :接收完成状态

        （2）状态转移图： 

        （3）以太网帧头：目标MAC地址（6个字节）+源MAC地址（6个字节）+ 类型/长度（2个字节）（08 00 表示基于IP协议）      目标MAC地址需要使用一个寄存器寄存起来。

        （4）IP首部：目的 IP 地址在首部的第 17 至 20字节，需要使用一个寄存器寄存起来。

        比如第一个字节为45，则IP地址长度对应5左移两位（010100），即长度为20

       （5）UDP首部：第五个字节和第六个字节包含了UDP长度信息，例如：0028（40），有效数据长度等于UDP长度-首部长度（8个字节）

        （6）UDP接收模块代码：

//UDP接收模块设计

module udp_rx(

    input   wire                gmii_rxc            ,
    input   wire                reset_n             ,
    input   wire                gmii_rx_dv          ,   //GMII输入数据有效信号
    input   wire    [7:0]       gmii_rxd            ,   //GMII输入数据
    output  reg     [31:0]      rec_data            ,   //以太网接收后转化为32位的数据
    output  reg                 rec_en              ,   //以太网接收的数据使能信号
    output  reg                 rec_pkt_done        ,   //以太网单包数据接收完成信号 
    output  reg     [15:0]      rec_byte_num            //以太网接收的有效数据字节数

);

/*--------------参数定义，parameter全局变量，可以在上层进行修改，而localparam则是局部变量，仅在该模块使用-----------*/
//开发板MAC地址（48位）
parameter BOARO_MAC     =   48'hff_ff_ff_ff_ff_ff       ;
 
//开发板IP地址（32位）
parameter BOARO_IP      =   {8'd0,8'd0,8'd0,8'd0}       ;
 
//状态机状态定义 独热吗编码
localparam ST_IDLE      =   7'b000_0001     ;           //空闲状态，等待接收前导码
localparam ST_PREAMBLE  =   7'b000_0010     ;           //接收前导码和帧起始界定符状态
localparam ST_ETH_HEAD  =   7'b000_0100     ;           //接收以太网帧头状态
localparam ST_IP_HEAD   =   7'b000_1000     ;           //接收IP首部状态
localparam ST_UDP_HEAD  =   7'b001_0000     ;           //接收UDP首部
localparam ST_RX_DATA   =   7'b010_0000     ;           //接收有效数据状态
localparam ST_RX_DONE   =   7'b100_0000     ;           //接收完成状态
    
//以太网协议类型定义  IP协议
localparam ETH_TYPE     =   16'h0800        ;

/*--------------寄存器变量定义-----*/
reg     [6:0]       cur_state       ;           //当前状态
reg     [6:0]       next_state      ;           //下一个状态

reg                 sw_en           ;           //下一个状态跳转标志信号
reg                 error_en        ;           //接收错误标志信号  
reg     [4:0]       cnt_byte        ;           //字节计数器
reg     [47:0]      des_mac         ;           //目标MAC地址，在本模块中及开发板MAC地址
reg     [15:0]      eth_type        ;           //以太网类型
reg     [31:0]      des_ip          ;           //目标IP地址，在本模块中及开发板IP地址
reg     [5:0]       ip_len          ;           //IP首部长度
reg     [15:0]      udp_len         ;           //UDP长度
reg     [15:0]      cnt_data        ;           //数据长度计算    
reg     [15:0]      data_len        ;           //UDP有效数据长度
reg     [1:0]       cnt_rec_data    ;           //8位转32位计数器

/*--------------三段式状态机编写主程序--------*/
//第一段：时序逻辑描述状态转移
always@(posedge gmii_rxc or negedge reset_n)begin
    if(!reset_n)
        cur_state <=  ST_IDLE   ;
    else 
        cur_state <= next_state ;
end

//第二段：组合逻辑判断状态机转移条件
always@(*)begin
    next_state = ST_IDLE  ;
    case(cur_state)
        ST_IDLE :
            if(sw_en)
                next_state = ST_PREAMBLE;
            else 
                next_state = ST_IDLE;
        ST_PREAMBLE :
            if(sw_en)
                next_state = ST_ETH_HEAD;
            else if(error_en)
                next_state = ST_RX_DONE;
            else 
                next_state = ST_PREAMBLE;
        ST_ETH_HEAD :
            if(sw_en)
                next_state = ST_IP_HEAD;
            else if(error_en)
                next_state = ST_RX_DONE;
            else 
                next_state = ST_ETH_HEAD;
        ST_IP_HEAD  :
            if(sw_en)
                next_state = ST_UDP_HEAD;
            else if(error_en)
                next_state = ST_RX_DONE;
            else 
                next_state = ST_IP_HEAD;
        ST_UDP_HEAD :
            if(sw_en)
                next_state = ST_RX_DATA;
            else 
                next_state = ST_UDP_HEAD;
        ST_RX_DATA :
            if(sw_en)
                next_state = ST_RX_DONE;
            else 
                next_state = ST_RX_DATA;
        ST_RX_DONE :
            if(sw_en)
                next_state = ST_IDLE;
            else 
                next_state = ST_RX_DONE;
        default:next_state = ST_IDLE  ;
    endcase           
end
  
//第三段：时序逻辑描述寄存器变量和状态输出
always@(posedge gmii_rxc or negedge reset_n)begin
    if(!reset_n)begin
        sw_en         <= 1'd0;        
        error_en      <= 1'd0;   
        cnt_byte      <= 5'd0;   
        des_mac       <= 48'd0;   
        eth_type      <= 16'd0;   
        des_ip        <= 32'd0;
        ip_len        <= 6'd0;
        udp_len       <= 16'd0;   
        cnt_data      <= 16'd0;   
        data_len      <= 16'd0;   
        cnt_rec_data  <= 2'd0;   
        rec_data      <= 32'd0;
        rec_en        <= 1'd0;
        rec_pkt_done  <= 1'd0;
        rec_byte_num  <= 16'd0;   
    end
    else begin
        sw_en         <= 1'd0;        
        error_en      <= 1'd0;
        rec_en        <= 1'd0;
        rec_pkt_done  <= 1'd0;
        case(next_state)
            ST_IDLE :begin                      //GMII输入有效信号拉高，接收到0x55，跳转至下一个状态
                if((gmii_rx_dv == 1'd1) && (gmii_rxd == 8'h55))
                    sw_en <= 1'd1;
            end              
            ST_PREAMBLE :begin
                if(gmii_rx_dv == 1'd1)begin
                    cnt_byte <= cnt_byte + 5'd1;                    
                    if((cnt_byte < 5'd6) && (gmii_rxd != 8'h55))    //如果正确，0，1，2，3，4，5 再加上空闲跳转到该状态的一个0x55，总共7个0x55  
                        error_en <= 1'd1;
                    else if(cnt_byte == 5'd6)begin
                        cnt_byte <= 5'd0;
                            if(gmii_rxd == 8'hd5)           //一个0xd5
                                sw_en <= 1'd1;
                            else    
                                error_en <= 1'd1;
                    end
                end
            end    
            ST_ETH_HEAD :begin
                if(gmii_rx_dv == 1'd1)begin
                    cnt_byte <= cnt_byte + 5'd1;
                    if(cnt_byte < 5'd6)                      //0，1，2，3，4，5  6个8位数据，并凑出一个48位的MAC地址
                        des_mac <= {des_mac[39:0],gmii_rxd};
                    else if(cnt_byte == 5'd12)               //6，7，8，9，10，11 6个8位数据，是源MAC地址，12，13位为协议类型
                        eth_type[15:8]  <= gmii_rxd;
                    else if(cnt_byte == 5'd13)begin
                        eth_type[7:0]   <= gmii_rxd;
                        cnt_byte        <= 5'd0;
                        if(((des_mac == BOARO_MAC) || (des_mac == 48'hff_ff_ff_ff_ff_ff))
                            && eth_type[15:8] == ETH_TYPE[15:8]
                            && gmii_rxd == ETH_TYPE[7:0])
                                sw_en <= 1'd1;
                        else 
                            error_en <= 1'd1;
                    end
                end
            end
            ST_IP_HEAD :begin
                if(gmii_rx_dv == 1'd1)begin
                    cnt_byte <= cnt_byte + 5'd1;            
                    if(cnt_byte == 5'd0)            //IP首部第一个字节的后四位左移2位 代表IP首部的长度
                        ip_len <= {gmii_rxd[3:0],2'd0};           
                    else if((cnt_byte >= 5'd16) && (cnt_byte <= 5'd18))      //IP首部的后四个字节组成目标IP地址
                        des_ip <= {des_ip[23:0],gmii_rxd};
                    else if(cnt_byte == 5'd19)begin
                        des_ip <= {des_ip[23:0],gmii_rxd};
                        if((des_ip[23:0] == BOARO_IP[31:8])
                            &&(gmii_rxd == BOARO_IP[7:0]))
                                if(cnt_byte == ip_len - 1'b1)begin
                                    sw_en <= 1'd1;
                                    cnt_byte <= 5'd0;                                
                                end
                                else begin
                                    error_en <= 1'd1;
                                    cnt_byte <= 5'd0;
                                end
                    end
                    else if(cnt_byte == ip_len - 1'b1)begin
                        sw_en <= 1'd1;
                        cnt_byte <= 5'd0;  
                    end
                end
            end 
            /*------UDP首部(8个字节)：第五个字节和第六个字节包含了UDP长度信息，
            例如：0028（40），有效数据长度等于UDP长度-首部长度（8个字节）----*/
            ST_UDP_HEAD :begin
                if(gmii_rx_dv == 1'd1)begin
                    cnt_byte <= cnt_byte + 5'd1;
                    if(cnt_byte == 5'd4)
                        udp_len[15:8]   <= gmii_rxd;
                    else if(cnt_byte == 5'd5)
                        udp_len[7:0]    <= gmii_rxd;
                    else if(cnt_byte == 5'd7)begin
                        data_len <= udp_len - 16'd8;
                        sw_en   <= 1'd1;
                        cnt_byte <= 5'd0;
                    end 
                end
            end
            ST_RX_DATA  :begin
                if(gmii_rx_dv == 1'd1)begin
                    cnt_data <= cnt_data + 16'd1;
                    cnt_rec_data <= cnt_rec_data + 2'd1;
                    if(cnt_data == data_len - 16'd1)begin
                        sw_en <= 1'd1;
                        cnt_data <= 16'd0;
                        cnt_rec_data <= 2'd0;
                        rec_pkt_done <= 1'd1;
                        rec_en <= 1'd1;
                        rec_byte_num <= data_len;                   
                    end
                    if(cnt_rec_data == 2'd0)
                        rec_data[31:24] <= gmii_rxd;
                    else if(cnt_rec_data == 2'd1)
                        rec_data[23:16] <= gmii_rxd;
                    else if(cnt_rec_data == 2'd2)
                        rec_data[15:8]  <= gmii_rxd;
                    else if(cnt_rec_data == 2'd3)begin
                        rec_en <= 1'd1;
                        rec_data[7:0] <= gmii_rxd;
                    end
                end
            end
            ST_RX_DONE  :begin       //单包数据接收完成
                if((gmii_rx_dv == 1'd0) && (sw_en == 1'd0))
                    sw_en <= 1'd1;
            end
            default:   ;      
        endcase
    end
end
    
endmodule

        （7）仿真代码：

`timescale 1ns / 1ps

module tb_udp_rx;

 reg                gmii_rxc        ;        
 reg                reset_n         ;  
 reg                start_flag      ;
 reg                gmii_rx_dv      ;
 reg    [7:0]       cnt             ;
 reg    [7:0]       data_mem[85:0]  ;
 
 wire   [7:0]       gmii_rxd        ; 
 wire   [31:0]      rec_data        ;     
 wire               rec_en          ;     
 wire               rec_pkt_done    ;     
 wire   [15:0]      rec_byte_num    ;


initial gmii_rxc = 1'd1;
always #10 gmii_rxc = ~gmii_rxc;

initial begin
    reset_n <= 1'd0;
    start_flag <= 1'd0;
    #200
    reset_n <= 1'd1;
    #200
    start_flag <= 1'd1;
    #40
    start_flag <= 1'd0;
    #3000
    $stop;
end 

initial $readmemh("D:/FPGA/35_eth_udp_loop/vivado_prj/project_1.srcs/sim_1/new/data.txt",data_mem);

assign gmii_rxd = (gmii_rx_dv == 1'd1)? data_mem[cnt] : 8'd0;

always@(negedge gmii_rxc or negedge reset_n)
    if(!reset_n)
        cnt <= 1'd0;
    else if(gmii_rx_dv == 1'd1)
        cnt <= cnt + 1'b1;
    else 
        cnt <= cnt;
        
always@(negedge gmii_rxc or negedge reset_n)
    if(!reset_n)
        gmii_rx_dv <= 1'd0;
    else if(cnt == 8'd85)                   //8 + 14 + 20 + 8 + 32 + 4 = 86
        gmii_rx_dv <= 1'd0;
    else if(start_flag)
        gmii_rx_dv <= 1'd1;
    else 
        gmii_rx_dv <= gmii_rx_dv;
    

defparam udp_rx_inst.BOARO_MAC  = 48'h12_34_56_78_9a_bc;
defparam udp_rx_inst.BOARO_IP   = 32'ha9_fe_01_17 ;

udp_rx  udp_rx_inst(

    .gmii_rxc            (gmii_rxc       ),
    .reset_n             (reset_n        ),
    .gmii_rx_dv          (gmii_rx_dv     ),   
    .gmii_rxd            (gmii_rxd       ),   
    .rec_data            (rec_data       ),   
    .rec_en              (rec_en         ),   
    .rec_pkt_done        (rec_pkt_done   ),   
    .rec_byte_num        (rec_byte_num   )    

);






endmodule

        （8）仿真波形：

∑狸猫不是猫
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专栏目录
Network 之二 Ethernet（以太网）中的 MAC、MII、PHY 详解
技术干货
04-26 16万+
结构   从硬件的角度看，以太网接口电路主要由MAC（Media Access Control）控制器和物理层接口PHY（Physical Layer，PHY）两大部分构成。如下图所示   但是，在实际的设计中，以上三部分并不一定独立分开的。 由于，PHY整合了大量模拟硬件，而MAC是典型的全数字器件。考虑到芯片面积及模拟/数字混合架构的原因，通常，将MAC集成进微控制器而将PHY留在片外...
基于光口的以太网 udp 回环实验
小王在努力...的博客
01-18 1716
本章实验我们通过网络调试助手发送数据给 FPGA,FPGA通过光口接收数据并将数据使用 UDP 协议发送给电脑。
基于EP4CE10F17C8的以太网数据回环（UDP）
xianyudewo的博客
04-07 5441
目录一、理论知识（部分来自野火、正点原子资料）（一）TCP/IP五层模型（二）以太网（自底向上描述）1.物理层2.MAC子层3.网络层（IP、ICMP、ARP）4.传输层（TCP、UDP）二、编程实现（一）思路（二）设计（自顶向下）1. 顶层2. 接收模块3. 发送模块3. CRC校验模块（三）注意事项 一、理论知识（部分来自野火、正点原子资料） （一）TCP/IP五层模型 TCP/IP（Transmission Control Protocol/Internet Protocol），供已连接网络的计算机进
10G以太网光口与Aurora接口回环实验
OpenFPGA的博客
06-02 4896
10G以太网光口与高速串行接口的使用越来越普遍，本文拟通过一个简单的回环实验，来说明在常见的接口调试中需要注意的事项。各种Xilinx FPGA接口学习的秘诀：Example Design...
愤怒_STM32F107以太网UDP服务器收发数据实验
09-04
一旦服务器启动并监听特定端口，它就可以开始接收数据。在STM32中，这通常通过中断服务程序实现，当有新的数据包到达时，中断服务程序会被触发。然后，我们可以调用`udp_recv()`或类似函数来读取数据。同时，我们还...
千兆以太网传输层 UDP 协议原理与 FPGA 实现（UDP接收）
小王在努力...的博客
10-08 1505
在前面我们对以太网 UDP 帧格式做了讲解，UDP 帧格式包括前导码+帧界定符、以太网头部数据、IP 头部数据、UDP 头部数据、UDP 数据、FCS 数据，以太网接收模块同样是按照该格式接收数据。
FPGA的以太网回环
08-18
它通过将FPGA的以太网收发器连接在一起，使数据从发送端直接回到接收端，实现数据的自我循环。 在FPGA中实现以太网回环，通常需要使用PHY（物理层）接口和MAC（介质访问控制）层来完成。PHY接口负责将高层数据转换...
Verilog基础，原码，反码与补码的概念
FPGA/数字IC/通信算法
09-04 608
Verilog中的module可以看成一个具有输入输出端口的黑盒子，该黑盒子有输入和输出接口(信号)，通过把输入在盒子中执行某些操作来实现某项功能。(类似于C语言中的函数)图1 模块示意图图1 所示的顶层模块(top_module)结构用Verilog语言可描述为：input a,input b,output outendmodule🔹 模块以module 开始，endmodule结束🔹 top_module 为模块名🔹 input : 为输入端口🔹 output: 为输出端口。
Verilog中编写注意事项及代码风格
weixin_38786847的博客
09-03 397
（1）大小写敏感；（2）编译指令中的前导符号；
1. Verilog2. C语言3. 数组4. 关键词5. 模块
最新发布
lsh11111的博客
09-04 566
在 Verilog 中，这种数组可以使用 FPGA 的分布式 RAM 或者块 RAM（BRAM）来实现，取决于指定的关键词 `distributed` 或 `block`。- `reg` 关键词用于定义寄存器信号，与 `wire` 不同，寄存器信号可以在 `always` 块中被赋值，常用于时序逻辑。`module` 和 `endmodule` 关键词用于定义一个模块，模块的代码写在这两个关键词之间。这行代码定义了一个长度为8的数组，每个元素是 `u32` 类型（通常是 32 位无符号整数）。
【基于FPGA的B超数字波束形成技术案例程序】
嵌入式行业打工人，不定期更新博客。
09-01 1014
在B超系统中，数字波束形成通常涉及从多个换能器（探头）接收到的回波信号中进行时间延迟和幅度加权，以聚焦和增强来自特定方向（即扫描点）的反射信号。这些处理步骤在FPGA上并行执行，以实现高速、实时的成像。
FPGA速度优化
Qqyangleiyu的博客
08-26 1148
速度优化，主要就是设计时序进行优化吞吐量：每个时钟周期能处理的数据量，多少bit,b/s。为了提高吞吐量，大量的并行的设计被使用，再对数据处理完成之后对外传输，一般使用告诉串行I/O口，使得提高速率的前提又增加了稳定性设计延时：输入数据和数据被处理后输出的时间间隔。对于吞吐量来说，只关心流水线末端下线产品的数量，很少关系数据被处理的传输延迟。即尽量采用并行操作，减少流水操作。设计时序:指设计时钟速度，两个时序单元之间的最大延迟，决定了时钟频率（速度），可以得到一个最大时钟频率。
fpga图像处理实战-双三次插值算法
weixin_62953178的博客
08-31 1044
双三次插值（Bicubic Interpolation）是一种常用的图像处理算法，用于在图像缩放、旋转等操作中进行像素的插值。相比于简单的双线性插值，双三次插值能提供更高的图像质量，尤其是在放大图像时，可以更好地保留细节。
FPGA案例小程序
BABA8891的博客
09-01 948
FPGA（Field-Programmable Gate Array，现场可编程门阵列）的应用广泛，因此存在许多不同领域的案例小程序。
FPGA案例程序
BABA8891的博客
09-01 780
以下是一个简单的Verilog模块，该模块实现了一个基本的计数器功能。计数器从0开始计数，每当接收到一个时钟信号的上升沿时，计数器的值就会增加，直到达到某个预设的最大值，然后重新从0开始计数（在这个例子中，为了简化，我们没有实现回绕逻辑，而是让计数器继续增加）。由于FPGA编程通常依赖于特定的硬件描述语言（HDL）和FPGA开发环境（如Xilinx Vivado、Intel Quartus等），以下代码将以Verilog HDL为例，并且是一个高度简化的示例，用于说明FPGA编程的基本概念。
基于FPGA实现SD NAND FLASH的SPI协议读写
shiming8879的博客
09-04 1078
SD NAND FLASH是一种非易失性存储技术，具有高密度、高速度、低功耗等优点，广泛应用于嵌入式系统、移动设备、数据存储等领域。SPI协议作为一种全双工、同步的通信协议，因其简单易用、引脚占用少等特点，成为SD NAND FLASH等外设与FPGA通信的常用方式。在FPGA代码中，首先需要定义SPI接口的信号，包括CS、SCLK、MOSI、MISO等。这些信号通常被定义为寄存器或线网类型，以便在后续的代码中进行操作。
verilog仿真激励
weixin_51418325的博客
09-04 786
本章节主要描述verilog激励仿真介绍，并携带仿真结果分析。 主要针对寄存器初始化值，基本所有仿真都会使用到该语句，使用如下： repeat 重复有限次数地执行一段代码，使用如下： 例如重复执行5个时钟周期时钟； always # 重复执行，一般使用在时钟上，例如实现一个100MHz系统时钟，使用如下： forever 重复执行，与always有所不同，使用如下： forever和alw
FPGA进阶教程16 同一块FPGA的两个网口实现arp自通信
shock-shock的博客
09-04 613
如果要实现以太网通信，需要获取对方设备的MAC地址和IP地址，当然了，在不嫌麻烦的前提下，可以进行手动绑定MAC地址，前提是你的上位机是PC端，百度上很多教程教你如何收到绑定MAC地址，但是我们本项目是要实现同一个FPGA的两个网口实现arp协议，那手动绑定mac的情况就不现实了；相信大家如果有一定的ARP基础的话，这些内容都是了解的，我这里的教程主要针对的是在实际项目中有两网口通信需求的工程师，所以arp协议的简介就到这里。好了，这就是对本项目大概的介绍，需要整体项目代码的请在我的主页里自行下载。
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