1. Verilog2. C语言3. 数组4. 关键词5. 模块

### 5.2.4 Verilog 数组 VS C 语言数组

#### Verilog 数组

在 Verilog 语言中，数组通常被称作内存。以下是一个定义的例子：

```verilog

(*ram_style = "distributed"*) reg [0:31] MyMem [0:7]

```

这行代码定义了一个长度为32位，包含7个元素的数组。具体来说：

- `reg [0:31]` 表示每个数组元素是一个32位的寄存器。

- `MyMem [0:7]` 表示这个数组有7个元素。

在 Verilog 中，这种数组可以使用 FPGA 的分布式 RAM 或者块 RAM（BRAM）来实现，取决于指定的关键词 `distributed` 或 `block`。

#### C 语言数组

在 C 语言中，数组也是保存在内存中的，定义方式如下：

```c

u32 MyBuf[8]

```

这行代码定义了一个长度为8的数组，每个元素是 `u32` 类型（通常是 32 位无符号整数）。

### 5.3 Verilog 语法之关键词

#### 5.3.1 module

`module` 和 `endmodule` 关键词用于定义一个模块，模块的代码写在这两个关键词之间。例如：

```verilog

module example_module();

// 模块内部的代码

endmodule

```

#### 5.3.2 input output

- `input` 关键词用于定义模块的输入信号。例如：

  ```verilog

  input Clk; // Clk 是外部输入的时钟信号

  ```

- `output` 关键词用于定义模块的输出信号。例如：

  ```verilog

  output [3:0] Led; // Led 是一组输出信号，共有4路

  ```

- `inout` 关键词用于定义模块的双向信号。例如在 I2C 通信总线中常用。

#### 5.3.3 wire reg

- `wire` 关键词用于定义线信号。例如：

  ```verilog

  wire C1_Clk; // C1_Clk 是一个 wire 类型的信号

  ```

- `reg` 关键词用于定义寄存器信号，与 `wire` 不同，寄存器信号可以在 `always` 块中被赋值，常用于时序逻辑。例如：

  ```verilog

  reg [3:0] Led; // Led 是一组寄存器信号

  ```

希望这些解释对你有帮助！如果有其他问题，欢迎随时询问。