Chapter 1 Introduction to Analog Design

Chapter 1 Introduction to Analog Design

1.1 Why Analog?

只有Analog人能设计ADC. 低速用数字, 高速用模拟.

在我看来analog designer就是花小钱,办大事的好手. 只需要几个design(甚至只需要一个design)就能设计出一款芯片完成特定功能, 还要负责回片测试, 量产,甚至也能做系统的活(例如电源)等, 如果用数字全流程前端后端人力开销可比模拟大多了.

1.1.4 Analog Design Challenges

Transistor Imperfections, 管子尺寸越来越小, 代价是模拟性能越来越差, 例如voltage gain越来越小.

Declining Supply Voltages, 12V-.0.9V

Power Consumption , 低功耗设计来增强电池寿命

Circuit Complexity, 电路越来越复杂, 需要SPICE和MATLAB

PVT Variations, process, supply voltage, and ambient temperature 变化巨大.

Good analog design requires intuition, rigor, and creativity. As analog designers, we must wear our engineer’s hat for a quick and intuitive understanding of a large circuit, our mathematician’s hat for quantifying subtle, yet important effects in a circuit, and our artist’s hat for inventing new circuit topologies.

好的模拟设计需要直觉, 严谨和创造力. 作为designer我们需要带上工程师帽子来迅速理解一个大型电路, 带上数学家帽子来仔细推算微小但重要的因子, 带上艺术家帽子来创造新的电路结构.

Chapter 2 Basic MOS Device Physics

2.1 General Considerations

2.1.1 MOSFET as a Switch

Gate为高, S和D导通, Gate为低, S和D关断.

2.1.2 MOSFET Structure

effective length: Leff = Ldrawn−2LD

MOSFET是对称结构, Source和Drain可能互换.

MOS是4端器件, 有B, S, D, G. 一般Psub接0V.

现代工艺更常用是有deep n-well, 这样NMOS和PMOS分别都在deep n-well里, 也称为tub (澡盆), HVBN.

2.2 MOS I/V Characteristics

In Cadence MOSFET Region

0 … Cutoff

1 … linear

2 … saturation

3 … subthreshold

4 … breakdown

2.2.1 Threshold Voltage

阈值电压Vth: 取决于掺杂浓度, 栅氧厚度(负相关, oxide thicknesses 上升, Cox上升, Vth下降), 温度(正相关). 对于NMOS我们假设当VGS>Vth时, 管子突然开启了 (实际情况不是这样的). 对于PMOS, VSG需要大于|Vthp|, PMOS才能开启, 即Vgs需要negative enough.

2.2.2 Derivation of I/V Characteristics

Vgs-Vth称为overdrive voltage, W/L 称为 aspect ratio, $\mu$n为电子迁移率, up为空穴迁移率, PMOS的up<NMOS的un.

对于NMOS: 当Vgs ≥ Vthn, Vds ≤ Vgs-Vthn, 管子工作在线性区 即 triode region.
$$I_D={\mu }_n{C}_{ox}\frac{W}{L}[(V_{GS}-V_{THN})V_{DS}-\frac{V_{DS}^2}{2}]$$
当Vds << 2 (Vgs-Vth)
$$I_D={\mu }_n{C}_{ox}\frac{W}{L}(V_{GS}-V_{THN})V_{DS}$$
当Vds << 2 (Vgs-Vth), MOS的I-V像电阻:
$$R_{on}=\frac{1}{{\mu }_n{C}_{ox}\frac{W}{L}(V_{GS}-V_{THN})}$$
当Vgs ≥ Vthn, Vds > Vgs-Vthn, 管子工作在饱和区 即 Saturation Region.
$$I_D={\mu }_n{C}_{ox}\frac{W}{L}(V_{GS}-V_{THN}{)}^2$$
VD,sat = VGS - Vth, 表示工作在饱和区的最小Vds

对于PMOS: Vsg>Vthp, Vsd>Vsg-Vthp
$$I_D={\mu }_p{C}_{ox}\frac{W}{L}(V_{SG}-V_{THP}{)}^2$$

2.2.3 MOS Transconductance

gm定义为Id受Vgs的变化而变化幅度

对于在饱和区的NMOS:

同时也可:
$$g_m=\sqrt{2{\mu }_n{C}_{ox}\frac{W}{L}{I}_D}$$

$$\frac{g_m}{I_D}=\frac{2}{V_{GS}-V_{TH}}$$

在线性区, gm随着VDS减小而减小, 因此为了得到恒定的gm, 管子尽量工作在饱和区.

2.3 Second-Order Effects

Body Effect
$$V_{th}=V_{thn0}+\gamma (\sqrt{\left|2V_{fp}\right|+V_{SB}}-\sqrt{\left|2V_{fp}\right|})$$
$\gamma$ 通常为 0.3-0.4

对于NMOS, Source = N, Body =P (通常是GND or Source ), 记住 VSB 增加, Vthn增加就行了, 这就是Body Effect.

对于PMOS, Source = P, Body =N (通常是VDD or Source), VBS 增加, Vthp增加, 这是Body Effect

所以这就是为什么对于low-Vth 的场景, 我们需要local tie, 也就是把Body和Source接到一起的原因, 为了降低threshold Voltage

Channel-Length Modulation

在饱和区, 有效L会变小, 实际电流表达式为
$$I_D={\mu }_n{C}_{ox}\frac{W}{L}(V_{GS}-V_{THN}{)}^2[1+\lambda V_{DS}]$$
即VDS会导致ID变大, 这在模拟电路设计中电流精度的匹配尤其重要!
$$\lambda \propto \frac{1}{L}$$
L越大, $\lambda$ 效应越小.

Subthreshold Conduction

对于NMOS: Vgs<Vthn, MOS管像一个BJT, Ids电流随着Vgs指数变化, 但是没有BJT那样大, 所以gm没有BJT大, 但是比饱和区要大
$$I_D=I_{D0}\frac{W}{L}{e}^{\frac{(V_{GS}-V_{thn})}{nkT/q}}$$
kT/q=26mV at room temperature, n = 1 - 1.3

短沟道效应: 对于Short-Channel MOSFET s短沟道器件, Id vs Vgs不再是平方关系, 而是线性关系了
$$I_D\propto V_{GS}$$

NBTI (Negative Bias Temperature Instability)

在PMOS中, Vsg > 0, 会造成Vth飘逸. 尤其在做HAST时, 如果输入对管采用PMOS, Vsg又有很大偏差, 会造成 Vth偏差, 造成比较器或者Op-amp的Offset变大, 不满足性能指标.对于精细比较器一定要做处理, 比如在EN=0 时, 把Gate 都tie到VDD. NMOS的NBTI不显著.

DIBL (Drain-Induced Barrier Lowering)

Dibble 效应是指 Vds加压会导致Vth降低

2.4 MOS Device Models

2.4.3 MOS Small-Signal Model

SD之间输出阻抗:
$$r_o=\frac{\partial V_{DS}}{\partial I_D}=\frac{1}{\lambda I_{D,sat}}$$
VBS电压导致的ID
$$g_{mb}=\frac{\partial I_D}{\partial V_{BS}}=\eta g_m$$
$\eta$​ 的值大概为0.25

PMOS Small-Signal Model PMOS和NMOS类似, 只是电流和电压方向反了, 电流从Source流到Drain.