Chapter 2 The well
第二章讲CMOS制造中的阱，顺带介绍各种层和PN节，因此会介绍各种寄生电容电阻
The Substrate 衬底
一般CMOS采用P衬底, 这里是直接假设NMOS会直接做在Psub上，PMOS做在N-well里，现在好一点的工艺，PMOS做在Nwell里，而NMOS基本都能做在Nwell包裹着的Pwell，所谓的SOI (Slicon on Insulator)。需要注意接这些阱的电位，一般来说deep-nwell接模拟电源AVDD
因为NWELL的引入，会有额外的寄生二极管，和寄生电容，当然也可以用NWELL做电阻。但是需要注意这些寄生电容和故意制作的电阻存在压电效应，也就是外围电压会造成电容电阻值的较大变化。
Patterning
这里主要讲了掩模，光刻的基本原理，也就是制造流程
Resistance Caculation
用Nwell做电阻，这里介绍了方块电阻
R
=
R
s
q
u
a
r
e
⋅
L
W
R=R_{square}\cdot \frac{L}{W}
R=Rsquare⋅WL
R s q u a r e = ρ t R_{square}=\frac{\rho}{t} Rsquare=tρ
Rsquare就是方块电阻，t是厚度
layout corner
Between 2 adjacent side, the resistance is 0.6 Rsquare （这是一个很有用的估计）
R
A
B
=
(
0.6
+
2
)
R
s
q
u
a
r
e
=
2.6
R
s
q
u
a
r
e
R_{AB}=(0.6+2)R_{square}=2.6R_{square}
RAB=(0.6+2)Rsquare=2.6Rsquare
The N-Well/Substrace Diode 二极管
请牢记住二极管电压电流公式
I
D
=
I
S
(
e
V
d
n
V
t
−
1
)
I_{D}=I_{S}(e^{\frac{V_{d}}{n{Vt}}}-1)
ID=IS(enVtVd−1)
ID是电流, Vd是P-N两端电压, VT=KT/q, 在室温为26mV, n是emission coefficient, Is是emission scale factor面积, 在spice中为1或者某个整数
掺杂对于电子N和空穴P的影响 P多N少, N少P多, 两者乘积一定, 即mass-action law:
p
n
=
n
i
2
pn=n^{2}_{i}
pn=ni2
Depletion layer Capacitance 耗尽层电容
注意, 对于二极管, P是Anode阳极, N是Cathode阴级, P和N相接触会产生耗尽层即 Depletion Layer, 耗尽区电容公式:
C
j
=
C
j
0
[
1
−
V
D
V
b
i
]
m
C_{j}=\frac{C_{j0}}{[1-\frac{V_{D}}{V_{bi}}]^{m}}
Cj=[1−VbiVD]mCj0
Cj0是PN电压为0时电容, VD是PN两端正偏电压, Vbi是 built in potential
Storage or Diffusion Capacitance 存储 or 漂移区电容
当二极管PN正向导通时, 会产生存储电容 Cs,
C
S
=
I
D
n
V
T
τ
T
C_{S}=\frac{I_{D}}{nV_{T}}\tau_{T}
CS=nVTIDτT
通常对于CMOS工艺, 不希望有正向导通的Diode, 这是因为当Diode 加压VF电压 正向导通后, 如果突然加一个反向电压VR (VR < 0V ), PN 两端仍然会有0.7V 压降, 持续ts时间, 然后PN节正向电流逐渐减小为0, PN节电压逐步变成VR.
trr为 reverse recovery time即反向恢复时间 (the time to shut off a farward- biased diodes), trr和正偏电流正相关, 和tau_t (transit time)成正比. 这个特性很不好, 在power electronics中引起更多的功耗, 而且也是为什么bipolar 工艺干不过CMOS工艺的原因.
The RC Delay
对于一个RC电路,
V O U T = V p u l s e ( 1 − e − t / R C ) V_{OUT}=V_{pulse}(1-e^{-t/RC}) VOUT=Vpulse(1−e−t/RC)
Delay Time: Output to reach 50% of Vpulse
t
d
=
0.7
R
C
t_{d}=0.7RC
td=0.7RC
Rise Time: Output go from 10% of the final value to 90% of the final voltage
t
r
=
2.2
R
C
t_{r}=2.2RC
tr=2.2RC
For distributed RC delay, 有l块 RC, propagation delay
t
d
=
0.35
R
s
q
u
a
r
e
C
s
q
u
a
r
e
l
2
t_{d}=0.35R_{square}C_{square}l^{2}
td=0.35RsquareCsquarel2
For distributed RC delay, 有l块 RC, rise time:
t
r
=
1.1
R
s
q
u
a
r
e
C
s
q
u
a
r
e
l
2
t_{r}=1.1R_{square}C_{square}l^{2}
tr=1.1RsquareCsquarel2
Twin Well Process
有时候(其实是大多时候) 需要把PMOS做进Nwell, 把NMOS做进Pwell里, 而Pwell 是在Nwell里, 这样的多阱工艺也称为 tub (也就是洗澡盆), 这其实就是高压BCD工艺最基本的构造.
最后这章介绍了一下DRC rule, 也就是不同N-well之间有最小间距.
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