FPGA实现VGA显示：从原理到实践

引言

       在数字电路设计中，FPGA作为一种灵活的硬件实现方式，经常被用来实现各种接口和协议，其中就包括VGA显示接口。VGA（Video Graphics Array）是一种视频传输标准，广泛应用于计算机显示器和视频源设备。本文将综合三篇优秀的博客文章，详细介绍FPGA实现VGA显示的原理和实践方法。

VGA显示原理

       VGA显示基于模拟信号传输，采用逐行扫描的方式在显示器上形成图像。在扫描过程中，每完成一行的显示后，电子束回到屏幕的左下角开始新一行的扫描。每行结束时，使用行同步信号进行同步；完成一帧后，使用场同步信号进行场同步。

       在VGA视频传输标准中，视频图像被分解为红、绿、蓝三原色信号，经过数模转换之后，在行同步（HSYNC）和场同步（VSYNC）信号的同步下分别在三个独立通道传输。VGA在传输过程中的同步时序分为行时序和场时序。

VGA接口标准

• 时钟频率：25.175MHz（像素输出的频率）
• 行频：31469Hz
• 场频：59.94Hz

VGA信号类型

• 红色信号（R）
• 绿色信号（G）
• 蓝色信号（B）
• 行同步信号（HS）
• 场同步信号（VS）

FPGA实现VGA显示

硬件设计

使用FPGA开发板，通过配置相应的GPIO引脚，实现VGA接口的连接。一般需要5个引脚来实现VGA的基本功能：3个用于颜色信号（RGB），2个用于同步信号（HS和VS）。

软件设计

1. 时钟信号配置

       FPGA内部时钟信号通常需要通过PLL或其他时钟管理单元来配置，以匹配VGA显示的时钟频率要求。

2. 同步信号生成

      利用FPGA的计数器和触发器，生成符合VGA标准的行同步和场同步信号。

3. 颜色数据输出

       根据需要显示的图像内容，生成对应的颜色数据，并通过FPGA的输出引脚发送至显示器。

实验任务与代码设计

彩条显示

       通过FPGA实现在VGA显示器上显示彩条，要求分辨率为640x480，刷新率为60Hz。代码设计包括时钟分频、同步信号生成、颜色数据输出等部分。

module VGA_colorbar_test(
OSC_50,     //原CLK2_50时钟信号
VGA_CLK,    //VGA自时钟
VGA_HS,     //行同步信号
VGA_VS,     //场同步信号
VGA_BLANK,  //复合空白信号控制信号  当BLANK为低电平时模拟视频输出消隐电平，此时从R9~R0,G9~G0,B9~B0输入的所有数据被忽略
VGA_SYNC,   //符合同步控制信号      行时序和场时序都要产生同步脉冲
VGA_R,      //VGA绿色
VGA_B,      //VGA蓝色
VGA_G);     //VGA绿色
 input OSC_50;     //外部时钟信号CLK2_50
 output VGA_CLK,VGA_HS,VGA_VS,VGA_BLANK,VGA_SYNC;
 output [7:0] VGA_R,VGA_B,VGA_G;
 parameter H_FRONT = 16;     //行同步前沿信号周期长
 parameter H_SYNC = 96;      //行同步信号周期长
 parameter H_BACK = 48;      //行同步后沿信号周期长
 parameter H_ACT = 640;      //行显示周期长
 parameter H_BLANK = H_FRONT+H_SYNC+H_BACK;        //行空白信号总周期长
 parameter H_TOTAL = H_FRONT+H_SYNC+H_BACK+H_ACT;  //行总周期长耗时
 parameter V_FRONT = 11;     //场同步前沿信号周期长
 parameter V_SYNC = 2;       //场同步信号周期长
 parameter V_BACK = 31;      //场同步后沿信号周期长
 parameter V_ACT = 480;      //场显示周期长
 parameter V_BLANK = V_FRONT+V_SYNC+V_BACK;        //场空白信号总周期长
 parameter V_TOTAL = V_FRONT+V_SYNC+V_BACK+V_ACT;  //场总周期长耗时
 reg [10:0] H_Cont;        //行周期计数器
 reg [10:0] V_Cont;        //场周期计数器
 wire [7:0] VGA_R;         //VGA红色控制线
 wire [7:0] VGA_G;         //VGA绿色控制线
 wire [7:0] VGA_B;         //VGA蓝色控制线
 reg VGA_HS;
 reg VGA_VS;
 reg [10:0] X;             //当前行第几个像素点
 reg [10:0] Y;             //当前场第几行
 reg CLK_25;
 always@(posedge OSC_50)begin 
      CLK_25=~CLK_25;         //时钟
 end 

 assign VGA_SYNC = 1'b0;   //同步信号低电平
 assign VGA_BLANK = ~((H_Cont<H_BLANK)||(V_Cont<V_BLANK));  //当行计数器小于行空白总长或场计数器小于场空白总长时，空白信号低电平
 assign VGA_CLK = ~CLK_to_DAC;  //VGA时钟等于CLK_25取反
 assign CLK_to_DAC = CLK_25;

 always@(posedge CLK_to_DAC)begin
        if(H_Cont<H_TOTAL)           //如果行计数器小于行总时长
            H_Cont<=H_Cont+1'b1;      //行计数器+1
        else H_Cont<=0;              //否则行计数器清零
        if(H_Cont==H_FRONT-1)        //如果行计数器等于行前沿空白时间-1
            VGA_HS<=1'b0;             //行同步信号置0
        if(H_Cont==H_FRONT+H_SYNC-1) //如果行计数器等于行前沿+行同步-1
            VGA_HS<=1'b1;             //行同步信号置1
        if(H_Cont>=H_BLANK)          //如果行计数器大于等于行空白总时长
            X<=H_Cont-H_BLANK;        //X等于行计数器-行空白总时长   （X为当前行第几个像素点）
        else X<=0;                   //否则X为0
end

 always@(posedge VGA_HS)begin
        if(V_Cont<V_TOTAL)           //如果场计数器小于行总时长
            V_Cont<=V_Cont+1'b1;      //场计数器+1
        else V_Cont<=0;              //否则场计数器清零
        if(V_Cont==V_FRONT-1)       //如果场计数器等于场前沿空白时间-1
            VGA_VS<=1'b0;             //场同步信号置0
        if(V_Cont==V_FRONT+V_SYNC-1) //如果场计数器等于行前沿+场同步-1
            VGA_VS<=1'b1;             //场同步信号置1
        if(V_Cont>=V_BLANK)          //如果场计数器大于等于场空白总时长
            Y<=V_Cont-V_BLANK;        //Y等于场计数器-场空白总时长    （Y为当前场第几行）  
        else Y<=0;                   //否则Y为0
end

 reg valid_yr;

 always@(posedge CLK_to_DAC)begin
    if(V_Cont == 10'd32)         //场计数器=32时
        valid_yr<=1'b1;           //行输入激活
    else if(V_Cont==10'd512)     //场计数器=512时
        valid_yr<=1'b0;           //行输入冻结
 end

 wire valid_y=valid_yr;       //连线   
 reg valid_r;     

 always@(posedge CLK_to_DAC)begin
    if((H_Cont == 10'd32)&&valid_y)     //行计数器=32时
        valid_r<=1'b1;                   //像素输入激活
    else if((H_Cont==10'd512)&&valid_y) //行计数器=512时 
        valid_r<=1'b0;                   //像素输入冻结
 end

 wire valid = valid_r;               //连线
 assign x_dis=X;       //连线X
 assign y_dis=Y;       //连线Y
 // reg[7:0] char_bit;
 // always@(posedge CLK_to_DAC)
 //     if(X==10'd144)char_bit<=9'd240;   //当显示到144像素时准备开始输出图像数据
 //     else if(X>10'd144&&X<10'd384)     //左边距屏幕144像素到416像素时    416=144+272（图像宽度）
 //         char_bit<=char_bit-1'b1;       //倒着输出图像信息
         
 reg[29:0] vga_rgb;                //定义颜色缓存
 always@(posedge CLK_to_DAC) begin
     if(X>=0&&X<200)begin    //X控制图像的横向显示边界：左边距屏幕左边144像素  右边界距屏幕左边界416像素
         vga_rgb<=30'hffffffffff;   //白色
     end
     else if(X>=200&&X<400)begin
         vga_rgb<=30'hf00ff65f1f;   
     end
     else if(X>=400&&X<600)begin
         vga_rgb<=30'h9563486251; 
     end
     else begin
         vga_rgb<=30'h5864928654; 
     end
 end
 assign VGA_R=vga_rgb[23:16];
 assign VGA_G=vga_rgb[15:8];
 assign VGA_B=vga_rgb[7:0];
endmodule

显示文字

       在VGA屏幕上显示文字，需要先将文字转换为点阵数据，再通过FPGA输出对应的颜色数据来形成文字显示。

显示图像

      将图像文件转换为FPGA可以识别的格式（如MIF文件），并存储在FPGA的ROM中。通过地址映射和颜色数据输出，实现图像的显示。

将生成的mif文件保存在ROM中。此时我们的ROM的位宽度为16位，深度的设置一定要大于图片的大小就行：

module data_drive (
    input			wire						vga_clk,
    input			wire						rst_n,
    input			wire		[ 10:0 ]		addr_h,
    input			wire		[ 10:0 ]		addr_v,
    output			reg		    [ 15:0 ]		rgb_data
);

localparam	black  = 16'd0;

parameter	height = 209; // 图片高度
parameter	width  = 102; // 图片宽度

reg			[ 20:0 ]		rom_address				; // ROM地址
wire		[ 20:0 ]		rom_data				; // 图片数据

wire						flag_enable_out2			; // 图片有效区域
wire						flag_clear_rom_address		; // 地址清零
wire						flag_begin_h			    ; // 图片显示行
wire						flag_begin_v			    ; // 图片显示列


always @( posedge vga_clk or negedge rst_n) begin
    if(!rst_n)begin
        rgb_data = black;
    end
    else if ( flag_enable_out2 ) begin
        rgb_data = rom_data;
    end
    else begin
        rgb_data = black;
    end
end

//ROM地址计数器
always @( posedge vga_clk or negedge rst_n ) begin
    if ( !rst_n ) begin
        rom_address <= 0;
    end
    else if ( flag_clear_rom_address ) begin //计数满清零
        rom_address <= 0;
    end
        else if ( flag_enable_out2 ) begin  //在有效区域内+1
        rom_address <= rom_address + 1;
        end
    else begin  //无效区域保持
        rom_address <= rom_address;
    end
end
assign flag_clear_rom_address = rom_address == height * width - 1;
assign flag_begin_h     = addr_h > ( ( 640 - width ) / 2 ) && addr_h < ( ( 640 - width ) / 2 ) + width + 1;
assign flag_begin_v     = addr_v > ( ( 480 - height )/2 ) && addr_v <( ( 480 - height )/2 ) + height + 1;
assign flag_enable_out2 = flag_begin_h && flag_begin_v;

//实例化ROM
rom_mif	rom_inst (
.address    ( rom_address   ),
.clock      ( vga_clk       ),
.q          ( rom_data      )
);

endmodule

/**
 *
 * 顶层文件
*/

module vga_top(
    input   wire        clk,
    input   wire        rst_n,

    output  wire             hsync       ,
    output  wire             vsync       ,
    output  wire [7:0]       vga_r       ,
    output  wire [7:0]       vga_g       ,
    output  wire [7:0]       vga_b       ,
    // output  wire             vga_sync_n  ,
    output  wire             vga_black   ,
    output  wire             vga_clk      
);

    wire [23:0]     data_display;   // 要显示的数据

    wire [10:0]     h_addr      ;   // 行地址--数据有效显示区域行地
    wire [10:0]     v_addr      ;   // 场地址--数据有效显示区域场地

    
    wire    clk_25M;

     clk_25M_get u_clk_25M_get(
         .clk           (clk    ), //VGA时
         .rst_n         (rst_n  ), //复位
         .clk_25M       (clk_25M)  
     );




    // data_generate u_data_generate(
    //     /*input   wire        */    .clk            (clk_25M      ),
    //     /*input   wire        */    .rst_n          (rst_n        ),

    //     /*input   wire [10:0] */    .h_addr         (h_addr       ),   // 行地址--数据有效显示区域行地址
    //     /*input   wire [10:0] */    .v_addr         (v_addr       ),   // 场地址--数据有效显示区域场地址

    //     /*output  wire [23:0] */    .data_display   (data_display )    // 要显示的数据
    // );

    // 显示字符
    // data_gen_char u_data_gen_char(
    //     /*input   wire        */    .clk            (clk_25M      ),
    //     /*input   wire        */    .rst_n          (rst_n        ),

    //     /*input   wire [10:0] */    .h_addr         (h_addr       ),   // 行地址--数据有效显示区域行地址
    //     /*input   wire [10:0] */    .v_addr         (v_addr       ),   // 场地址--数据有效显示区域场地址

    //     /*output  wire [23:0] */    .data_display   (data_display )    // 要显示的数据
    // );

    data_drive u_data_drive(
        .vga_clk            (clk_25M),
        .rst_n              (rst_n),
        .addr_h             (h_addr),    
        .addr_v             (v_addr),
        .rgb_data           (data_display)
    );




    vga_ctrl u_vga_ctrl(
        /*input   wire       */     .clk            (clk_25M     ),
        /*input   wire       */     .rst_n          (rst_n       ),
        /*input   wire [23:0]*/     .data_display   (data_display),   // 要显示的数据
        
        /*output  wire [10:0]*/     .h_addr         (h_addr      ),   // 行地址--数据有效显示区域行地址
        /*output  wire [10:0]*/     .v_addr         (v_addr      ),   // 场地址--数据有效显示区域场地址
        
        /*output  reg        */     .hsync          (hsync       ),
        /*output  reg        */     .vsync          (vsync       ),
        /*output  reg [7:0]  */     .vga_r          (vga_r       ),    // R
        /*output  reg [7:0]  */     .vga_g          (vga_g       ),    // G
        /*output  reg [7:0]  */     .vga_b          (vga_b       ),    // B
                                    // .vga_sync_n     (vga_sync_n  ),
                                    .vga_black      (vga_black   ),
        /*output  wire       */     .vga_clk        (vga_clk     )  // 时钟
    );

endmodule

结论

     FPGA实现VGA显示是一个涉及数字电路设计、信号处理和图像处理的综合应用。通过合理配置FPGA的资源，可以灵活地实现各种VGA显示需求。同时，FPGA的可编程特性也使得其在显示内容和效果上具有很高的可定制性。

引用

FPGA的VGA实现_怎么把fpga的时钟信号输出到vga上-CSDN博客 尝试用Verilog驱动VGA_fpga控制vga刷新频率超出范围原因-CSDN博客 基于FPGA的VGA显示，简单的历程和注释（DE2-115）_de2-115 数字时钟-CSDN博客