【FPGA】Verilog：时序电路设计 二进制计数器 计数器 分频器 时序约束_二进制计数器电路

先自我介绍一下，小编浙江大学毕业，去过华为、字节跳动等大厂，目前阿里P7

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正文

0x01 利用IP核构造计数器

Ⅱ. Verilog实现

0x00 分频器

0x01 时序约束

---

Ⅰ. 前置知识

0x00 二进制计数器

一个简单的二进制计数器通过二进制序列反复循环实现计数。以两位加法计数为例，每次时钟脉冲信号clk 为上升沿时，计数器会将计数值加1。所以计数值（由Q1Q0组成），依次是 00，01，10，11，00，11…，周而复始。在图中的波形图里，透露了这样几个信息：

[i]  一个两bit计数器，它所能计数的范围是 0~3（即22-1）。同理，n bits的计数器所能计数的范围是0~2n-1。

[ii]  如果将Q0、Q1作为单独信号线引出，由Q0、Q1得到的波形频率是时钟脉冲信号clk的1/2、1/4，亦即是将时钟脉冲信号的clk频率除2、除4。因此图示计数器又常被称为除4计数器。

[iii]  由上讨论推广可知，n bits计数器可获得的信号之多是频率除2n的结果。

​

参考如下源程序，试分析其分频系数：

module addcounter(clk,Q) ; 
input clk ;
output[1:0] Q ;
reg[1:0] Q ;
always @(posedge clk)begin
Q<=Q+1 ;
end
endmodule

module counter3(clr,clk,Q)
input wire clr; input wire clk;
output reg[2:0] Q;
input wire [2:0] D;
assign D[2] = ~Q[2] & Q[1] & Q[0] | Q[2] & ~Q[1] | Q[2] & ~Q[0]
assign D[1] = ~Q[1] & Q[0] | Q[1] & ~Q[0]
assign D[0] = ~Q[0]
always @ (posedge clk or posedge clr) begin
  if(clr==1)  Q<=0;
  else   Q <=D
end
endmodule

通用型的二进制计数器一般具备更多功能，例如可以增/减计数、预置初值、同步清零、暂停等。74LS161就是一种常用的可预置4位二进制同步加法计数器。其功能表如下图表：

​

输入	输出
0	Ⅹ
1	0
1	1
1	1
1	1

0x01 利用IP核构造计数器

（1）根据上述74LS161的原理和参考代码，在vivado中设计计数电路：

module CNT161( input CR, input CP, input [3:0] D , input LD, input EP, input ET, output wire [3:0] Q);
wire [3:0] Din;
reg [3:0] Dout;
assign Din=D;
assign Q=Dout；
always@(posedge CP or negedge CR)  begin
if (CR==0)  Dout<=0;
else if  (LD==0)  Dout<=Din;
else if  (LD==1 && EP==0 && ET==0)  Dout<=Dout;
else if  (LD==1 && EP==0 && ET==1)  Dout<=Dout;
else if  (LD==1 && EP==1 && ET==0)  Dout<=Dout;
else if  (LD==1 && EP==1 && ET==1)  Dout<=Dout+1;
end
endmodule  

（2）实验板时钟为100MHZ，利用计数器构造分频输出1H：

module slowClock(clk, reset, clk_1Hz);
input clk, reset;
output clk_1Hz;
reg clk_1Hz = 1'b0;  // provide initial condition for this register.
reg [27:0] counter;
// counter size calculation according to input and output frequencies
parameter sys_clk = 100000000;  // 50 MHz system clock
parameter clk_out = 1;  // 1 Hz clock output
parameter max = sys_clk / (2*clk_out); // max-counter size
always@(posedge reset or posedge clk)  begin
    if (reset == 1'b1)  begin
       clk_1Hz <= 0;
       counter <= 0;
    end
    else  begin
       counter <= counter + 1;
       if ( counter == max)  begin
          counter <= 0;
          clk_1Hz <= ~clk_1Hz;
       end
     end
end
endmodule   

Ⅱ. Verilog实现

0x00 分频器

设计代码：

module slowClock(clk, reset,Q);
    input clk, reset;
    output [3:0] Q;
    reg [3:0] Q = 4'b0000;
    // provide initial condition for this register.
    reg [27:0] counter;
    // counter size calculation according to input and output frequencies
parameter sys_clk = 1;  
parameter clk_out = 1;  
parameter max = sys_clk / (2*clk_out); // max-counter size

    always@(posedge reset or posedge clk)  begin
        if (reset == 1'b1)  begin
        Q <= 0;
        counter <= 0;
        end
        else  begin
            counter <= counter + 1;
            if (counter == max)  begin
                counter <= 0;
                Q<=Q+4'b0001;
            end
        end
    end
endmodule

❗ 注：

parameter sys_clk = 1;  
parameter clk_out = 1;  
parameter max = sys_clk / (2*clk_out); // max-counter size

是根据EGO1板子的频率编写的，不同的板子可用设置不同的分频

仿真代码：

module sim_slowClock();
    reg clk ,reset;
    wire [3:0] Q;
    slowClock test(.clk(clk),.reset(reset),.Q(Q));
    initial clk=0;
    initial reset=1;
    always begin
        #10;
        clk=~clk;
        reset=0;
        end
endmodule



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