Verilog数字系统设计教程第三部分练习六

丨风华正茂任逸帆

已于 2022-07-12 21:38:52 修改

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文章标签： fpga开发

于 2022-07-12 21:38:15 首次发布

本文链接：https://blog.csdn.net/A19980601/article/details/125750831

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这篇教程介绍了Verilog中函数调用的使用，展示了如何在时钟触发下执行运算，并在测试环境中通过$display展示计算结果。此外，还讲解了带控制端的逻辑运算电路设计，包括程序语句、testbench的编写及仿真波形分析。

摘要由CSDN通过智能技术生成

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档

前言

函数调用的简单示范。采用同布时钟触发运算的执行，每个clk时钟周期都会执行一次运算，并且在测试模块中，通过调用系统任务$display及在时钟的下降沿显示每次计算的结果。

一、函数调用的简单示范

1.1 程序语句：

module tryfunction(clk, n, reset, result);
	input [3:0]n;
	input clk, reset;
	output [31:0]result;
	reg [31:0]result;

	always @(posedge clk)
		begin
			if(!reset)
				result <= 0;
			else
				begin 
					result <= n * factorial(n)/((n * 2) + 1);
				end
		end

	function [31:0]factorial;
		input [3:0]operand;
		reg [31:0]index;
		begin
			factorial = operand ? 1 : 0;
			for(index