Verilog数字系统设计教程第三部分练习六

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前言

一、函数调用的简单示范

1.1 程序语句：

1.2 testbench语句：

1.3 仿真波形：

二、带控制端的逻辑运算电路

2.1 程序语句：

2.2 testbench语句：

2.3 仿真波形：

总结

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前言

函数调用的简单示范。采用同布时钟触发运算的执行，每个clk时钟周期都会执行一次运算，并且在测试模块中，通过调用系统任务$display及在时钟的下降沿显示每次计算的结果。

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一、函数调用的简单示范

1.1 程序语句：

module tryfunction(clk, n, reset, result);
	input [3:0]n;
	input clk, reset;
	output [31:0]result;
	reg [31:0]result;

	always @(posedge clk)
		begin
			if(!reset)
				result <= 0;
			else
				begin 
					result <= n * factorial(n)/((n * 2) + 1);
				end
		end

	function [31:0]factorial;
		input [3:0]operand;
		reg [31:0]index;
		begin
			factorial = operand ? 1 : 0;
			for(index