Verilog数字系统设计教程第三部分练习七

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档

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前言

一、4个并行输入数的高速排序组合逻辑

1.1 程序语句：

1.2 testbench语句：

1.3 仿真波形：

二、使用步骤

2.1 程序语句：

2.2 testbench语句：

2.3 仿真波形：

总结

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前言

（1）掌握任务在Verilog模块设计中的应用；

（2）学会在电平敏感列表的always中使用拼接操作、任务和阻塞赋值等语句，并生成复杂组合逻辑的高级方法。

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一、4个并行输入数的高速排序组合逻辑

1.1 程序语句：

module sort4_1(ra,rb,rc,rd,a,b,c,d);
output [3:0]ra,rb,rc,rd;
input [3:0]a,b,c,d;
reg [3:0]ra,rb,rc,rd;
reg [3:0]va,vb,vc,vd;							//设置中间变量

always @(a or b or c or d)
	begin
		{va,vb,vc,vd} = {a,b,c,d};				//给中间变量赋值
		sort2(va,vc);								//将va和vb按从小到大排列
		sort2(vb,vc);
		sort2(va,vb);
		sort2(vc,vd);
		sort2(vb,vc