Verilog数字系统设计教程第三部分练习四

丨风华正茂任逸帆

已于 2022-07-12 16:57:27 修改

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文章标签： fpga开发

于 2022-07-11 23:49:36 首次发布

本文链接：https://blog.csdn.net/A19980601/article/details/125733470

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本文是Verilog数字系统设计教程的第三部分，重点讨论了阻塞赋值与非阻塞赋值在模块源代码及testbench中的应用，并通过仿真波形对比两者的区别。提出了在不同场景下选择合适赋值方式的原则，包括时序电路、锁存器建模、组合逻辑等。总结了避免混淆和错误的编程建议。

摘要由CSDN通过智能技术生成

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档

前言

通过采用阻塞赋值语句和非阻塞赋值语句来对两个模块实例进行编写，对比其区别。

一、模块源代码

1.1 程序语句：

//blocking.v 阻塞赋值模块
module blocking(clk, a, b, c);
output [3:0]b, c;
input [3:0]a;
input clk;
reg [3:0]b, c;

always @(posedge clk)
	begin
		b = a;
		c = b;
		$display("blocking: a = %d, b = %d, c = %d." ,a,b,c);
	end
endmodule

//non_blocking.v 非阻塞赋值模块
module non_blocking(clk, a, b, c);
output [3:0]b, c;
input [3:0]a;
input clk;
reg [3:0]b, c;

always @(posedge clk)
	begin
		b <= a;
		c <= b;
		$display("