HDL—Verilog Language—Basics—Simple wire

最新推荐文章于 2024-07-24 23:22:05 发布
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分类专栏： HDLBits题目 文章标签： fpga开发
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Create a module with one input and one output that behaves like a wire.

创建一个具有一个输入和一个输出的模块，其行为类似于导线。

 就连起来就行，前面都很简单啊，就是最基础的语法

module top_module( input in, output out );
    assign out = in ;
endmodule

 

 

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