HDL—Verilog Language—Modules:Hierarchy—Adder2

In this exercise, you will create a circuit with two levels of hierarchy. Your top_module will instantiate two copies of add16 (provided), each of which will instantiate 16 copies of add1 (which you must write). Thus, you must write two modules: top_module and add1.

Like module_add, you are given a module add16 that performs a 16-bit addition. You must instantiate two of them to create a 32-bit adder. One add16 module computes the lower 16 bits of the addition result, while the second add16 module computes the upper 16 bits of the result. Your 32-bit adder does not need to handle carry-in (assume 0) or carry-out (ignored).

在本练习中，您将创建一个具有两个层次的回路。您的top_module将实例化add16的两个副本（已提供），每个副本将实例化add1的16个副本（必须编写）。因此，您必须编写两个模块：top_module和add1。

与module_add一样，您会得到一个执行16位加法的模块add16。必须实例化其中两个，才能创建一个32位加法器。一个add16模块计算加法结果的低16位，而第二个add16模件计算结果的高16位。您的32位加法器不需要处理进位输入（假定为0）或进位输出（忽略）。

 注意看题啊，只要编写两个模块top_module和add1模块，我第一边写连着add16一起写了，但得自己设计add1模块。

首先说add1

add1实际上就是一位全加器，

三个输入：值a、值b、进位cin

两个输出：进位cout、和sum

可以把这三个输入位拼接起来，然后直接利用case判断a、b、cin拼接的值判断cout和sum的输出。

module add1 ( input a, input b, input cin, output reg sum, output reg cout );
    always@(*)begin
    case({a,b,cin})
        3'b000:begin
                    sum <= 0;
                    cout <= 0;
                end
        3'b001,
        3'b010,
        3'b100:begin
                    sum <= 1;
                    cout <= 0;
                end
        3'b011,
        3'b101,
        3'b110:begin
                    sum <= 0;
                    cout <= 1;
                end
        3'b111:begin
                    sum <= 1;
                    cout <= 1;
                end
// Full adder module here
    endcase
    end
endmodule

这里case后面的值

3'b011,3'b101,3'b110:

                begin
                    sum <= 0;
                    cout <= 1;
                end

是一种简写，表示这三种状态都会进到后面的语句，偷懒的小技巧

top和add1的设计是一样的，连起来就好了。

module top_module (
    input [31:0] a,
    input [31:0] b,
    output [31:0] sum
);//
    wire add16_0t1;
    add16 add16_0(.a(a[15:0]),
                  .b(b[15:0]),
                  .cin(0),
                  .cout(add16_0t1),
                  .sum(sum[15:0])
                 );
    add16 add16_1(.a(a[31:16]),
                  .b(b[31:16]),
                  .cin(add16_0t1),
                  .cout(),
                  .sum(sum[31:16]));
endmodule

这里把add16的设计一起给出来吧虽然不用写在里面

module add16 (input [15:0]a, input [15:0]b, input cin, output cout, output [15:0]sum);
    wire add1_0t1;
    wire add1_1t2;
    wire add1_2t3;
    wire add1_3t4;
    wire add1_4t5;
    wire add1_5t6;
    wire add1_6t7;
    wire add1_7t8;
    wire add1_8t9;
    wire add1_9t10;
    wire add1_10t11;
    wire add1_11t12;
    wire add1_12t13;
    wire add1_13t14;
    wire add1_14t15;
    wire add1_15tcout;
    add1 add1_0(.a(a[0]),.b(b[0]),.cin(0),.cout(add1_0t1),.sum(sum[0]));
    add1 add1_1(.a(a[1]),.b(b[1]),.cin(add1_0t1),.cout(add1_1t2),.sum(sum[1]));
    add1 add1_2(.a(a[2]),.b(b[2]),.cin(add1_1t2),.cout(add1_2t3),.sum(sum[2]));
    add1 add1_3(.a(a[3]),.b(b[3]),.cin(add1_2t3),.cout(add1_3t4),.sum(sum[3]));
    add1 add1_4(.a(a[4]),.b(b[4]),.cin(add1_3t4),.cout(add1_4t5),.sum(sum[4]));
    add1 add1_5(.a(a[5]),.b(b[5]),.cin(add1_4t5),.cout(add1_5t6),.sum(sum[5]));
    add1 add1_6(.a(a[6]),.b(b[6]),.cin(add1_5t6),.cout(add1_6t7),.sum(sum[6]));
    add1 add1_7(.a(a[7]),.b(b[7]),.cin(add1_6t7),.cout(add1_7t8),.sum(sum[7]));
    add1 add1_8(.a(a[8]),.b(b[8]),.cin(add1_7t8),.cout(add1_8t9),.sum(sum[8]));
    add1 add1_9(.a(a[9]),.b(b[9]),.cin(add1_8t9),.cout(add1_9t10),.sum(sum[9]));
    add1 add1_10(.a(a[10]),.b(b[10]),.cin(add1_9t10),.cout(add1_10t11),.sum(sum[10]));
    add1 add1_11(.a(a[11]),.b(b[11]),.cin(add1_10t11),.cout(add1_11t12),.sum(sum[11]));
    add1 add1_12(.a(a[12]),.b(b[12]),.cin(add1_11t12),.cout(add1_12t13),.sum(sum[12]));
    add1 add1_13(.a(a[13]),.b(b[13]),.cin(add1_12t13),.cout(add1_13t14),.sum(sum[13]));
    add1 add1_14(.a(a[14]),.b(b[14]),.cin(add1_13t14),.cout(add1_14t15),.sum(sum[14]));
    add1 add1_15(.a(a[15]),.b(b[15]),.cin(add1_14t15),.cout(add1_15tcout),.sum(sum[15]));
endmodule

整个的全部代码为：