国产FPGA(PGL50G6FBG484)使用AXI总线协议配置DDR3

一、配置DDR3例程原因：

        1. 盘古开发板的DDR3的内核使用非常麻烦，并且例程中没有详细步骤解释。

        2. 例程中配置的DDR3添加完成内核就是一堆神奇操作，无法学习

        3. 例程并未使用AXI总线协议，使用的什么东东也没有说清楚。

二、配置AXI总线读写DDR3用来干嘛？

        首先我是要将AD7606读取的数据放在DDR3中存储，然后再通过HDMI将AD7607采集的数据通过HDMI输出到显示屏上，FPGA内部RAM没法存储AD7606采集的一帧数据，所以我就将采集的数据放在DDR3中，以便后面显示

三、 配置中需要注意的细节

        首先要配置几个参数，如下图所示，行列地址宽度需要自行配置，然后下面两个就是DM与DQS的宽度，这两个就决定你一次突发需要传输多少位数据和突发传输数据一次需要传多少个。本次配置DDR3例程使用的并不是官方提供的IP核，而且从其他例程中扒出来的V文件，实际上IP核和RTL电路没有差别只是IP核是封装好的。

图1 顶层模块所使用的参数

        顶层函数配置好过后，我们就开始定义输入输出变量，如下图所示：

图2 模块输入输出变量

        这里在AD7606后面的注释是为了让其在综合时不会被优化掉，这样的话就能使用内部的debugger去抓取所需要的信号进行观察了。

图3 定义的wire类型变量

图4 AXI总线接上接口

        下图位AXI总线写的一个模块，上文中说过一次突发八个，每次突发64位数据。

图5 AXI协议模块

        详细程序代码需要可以滴滴我。

图6 内部debugger时序图