首先打开原理图进行DRC检查,
在设计规则检查框中确定输出文件路径后,点击确定
检查完后有错误或者警告信息,可以打开日志信息查看,有错按照提示改错,警告的话没关系,在
然后创建网络表
点确定会生成一个allegro的文件夹,新生成的网络表会存在此,
点击确定
用打字板打开此文档查看有无错误,没错误后,打开pcb图(.brd文件),开始导入网络表
选择刚刚生成网络表的目录,然后开始导入
此时原理图中随便选择一个元器件或者网络,pcb图中会对应高亮显示
原理图关联PCB图Cadence16.6
最新推荐文章于 2024-07-11 10:58:27 发布