Verilog专题（三十六）多功能Timer设计

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    本题是一组系列题（5题）的最后一题，从移位器、计数器、序列检测器、状态机到最后多功能Timer设计，前面的题目比较简单，所以这一系列的题目就只放最后一题。

 

题目

    创建一个计时器：①当检测到特定模式（1101）时启动；②再移4位以确定延迟时间；③等待计数器完成计数，然后通知用户并等待用户确认计时器。

    当接收到模式1101时，状态机必须在4个时钟周期内断言输出shift_ena。此后，状态机声明其计数输出以指示其正在等待计数器，并等待直到输入done_counting为高。

    串行数据在数据输入引脚上可用。当接收到模式1101时，电路必须随后移入接下来的4位，即最高有效位在前。这4位确定定时器延迟的持续时间。将其称为delay [3：0]。

    此后，状态机声明其计数输出以指示其正在计数。状态机必须精确计数（delay [3：0] + 1）* 1000个时钟周期。例如，delay = 0表示计数1000个周期，而delay = 5表示计数6000个周期。同时输出当前剩余时间。这应该等于1000个周期的延迟，然后等于1000个周期的delay-1，依此类推，直到1000个周期为0。当电路不计数时，count [3：0]输出无关紧要。

    此时，电路必须断言完成，以通知用户计时器已超时，并等待直到输入ack为1才复位，以查找下一次出