IC验证
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分享System verilog或者UVM的一些知识点
Andy_ICer
此博客主要分享数字IC相关的学习经验,做博客的目的就是记录自己的学习过程,很多东西回过头来可能就忘记了,为了记住知识和分享知识,希望自己可以保持更新!
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UVM中RAL相关的一些函数
UVM中RAL相关的一些函数原创 2021-04-14 09:17:13 · 1873 阅读 · 0 评论 -
`include “uvm_macros.svh“引发的思考
`include "uvm_macros.svh"引发的思考原创 2021-04-13 21:22:52 · 4883 阅读 · 0 评论 -
SV中program & module
相同之处:1.和module相同,program也可以定义0个或多个输入、输出、双向端口。2.一个program块内部可以包含0个或多个initial块、generate块、specparam语句、连续赋值语句、并发断言、timeunit声明。3.在program块中数据类型、数据声明、函数和任务的定义均与module块类似。4.一个设计中可以包含多个program块,这些program块既可以通过端口交互,也可以相互独立,这一点与module块也是相似的。不同之处:1.一个p.原创 2021-05-07 16:50:22 · 3178 阅读 · 0 评论 -
SV中import和include的区别
SV中import和include的区别原创 2021-04-13 21:21:03 · 9326 阅读 · 0 评论 -
IC基础知识(七)SystemVerilog中类型转换$cast的使用
SystemVerilog中类型转换$cast的使用原创 2020-12-24 09:13:51 · 1491 阅读 · 0 评论 -
IC基础知识(六)SV中default input #1 output #1的解释
SV中default input #1 output #1的解释原创 2020-12-24 09:13:27 · 5095 阅读 · 0 评论 -
一个加法器的UVM验证平台设计
一个加法器的UVM验证平台设计原创 2020-12-08 09:10:16 · 1852 阅读 · 1 评论 -
路由器的System Verilog验证平台
路由器的System Verilog验证平台原创 2020-12-23 19:50:46 · 2296 阅读 · 3 评论 -
UVM中启动sequence方法总结
UVM中启动sequence方法总结原创 2020-12-23 19:50:27 · 2851 阅读 · 0 评论 -
uvm_do系列宏解析
uvm_do系列宏解析原创 2020-12-22 13:20:12 · 9374 阅读 · 0 评论 -
UVM中主要的三种virtual
virtual在uvm是一个经常看到的关键字,这个关键字与OOP三大特性(封装,继承,多态)中的多态特性息息相关,下面主要介绍一些virtual的三种常见用法。原创 2020-12-22 13:06:32 · 4980 阅读 · 0 评论 -
UVM中set_drain_time 的使用
UVM中set_drain_time 的使用原创 2020-12-22 13:16:06 · 4118 阅读 · 0 评论 -
SV中基于覆盖率驱动验证技术(CDV)和生成-查看覆盖率报告
SV中基于覆盖率驱动验证技术(CDV)和生成-查看覆盖率报告转载 2020-12-22 13:18:36 · 3066 阅读 · 0 评论 -
SystemVerilog中的$cast()向下类型转换
SystemVerilog中的$cast()向下类型转换原创 2020-12-22 13:04:17 · 1082 阅读 · 0 评论 -
IC基础知识(五)SV中浅拷贝和深拷贝的区别
SV中浅拷贝和深拷贝的区别原创 2020-12-23 19:58:01 · 2094 阅读 · 1 评论