Verilog专题（二十四）Lemmings3

最新推荐文章于 2024-03-27 16:40:13 发布
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分类专栏： HDLBits_Verilog
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本文链接：https://blog.csdn.net/Andy_ICer/article/details/106168137
版权

HDLBits网址：https://hdlbits.01xz.net/wiki/Main_Page

 

题目

In addition to walking and falling, Lemmings can sometimes be told to do useful things, like dig (it starts digging when dig=1). A Lemming can dig if it is currently walking on ground (ground=1 and not falling), and will continue digging until it reaches the other side (ground=0). At that point, since there is no ground, it will fall (aaah!), then continue walking in its original direction once it hits ground again. As with falling, being bumped while digging has no effect, and being told to dig when falling or when there is no ground is ignored.

(In other words, a walking Lemming can fall, dig, or switch directions. If more than one of these conditions are satisfied, fall has higher precedence than dig, which has higher precedence than switching directions.)

Extend your finite state machine to model this behaviour.

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Andy_ICer
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专栏目录
HDLBits—Lemmings3
m0_67893904的博客
03-31 193
HDLBits—Lemmings3
Verilog刷题HDLBits——Lemmings3
weixin_45968042的博客
12-20 220
【代码】Verilog刷题HDLBits——Lemmings3。
hdlbits_Lemmings3
anbncn1234的博客
05-20 172
有error module top_module( input clk, input areset, // Freshly brainwashed Lemmings walk left. input bump_left, input bump_right, input ground, input dig, output walk_left, output walk_right, output aaah, output di
HDLbits---Lemmings3
博主毕竟还是人，肯定会有错误，各位看的时候发现错误提出来就好
04-16 223
HDLbits---Lemmings3 作者说如果旅鼠在地面上（ground = 1）并且挖掘信号为1，则它可以开始挖洞，一直挖，直到把地都挖穿了（ground = 0），此时，旅鼠就掉下去了，并且发出大叫。一开始以为dig会一直保持，结果只有一个周期的高电平，而只有当ground = 0时，才会从挖掘状态跳变成别的状态。 module top_module( input clk, input areset, // Freshly brainwashed Lemmings walk l
Lemmings3
weixin_45614076的博客
11-29 263
module top_module( input clk, input areset, // Freshly brainwashed Lemmings walk left. input bump_left, input bump_right, input ground, input dig, output walk_left, output walk_right, output aaah, output digging .
Verilog专题（二十二）Lemmings1
Andy_ICer的博客
05-17 577
这题是用状态机做一个Lemming游戏，貌似是一个经典小游戏。
Verilog专题（二十五）Lemmings4
Andy_ICer的博客
05-17 1303
Lemmings4游戏最后一个系列了
Verilog专题（二十三）Lemmings2
Andy_ICer的博客
05-17 1183
Lemmings2游戏
利用verilog将二进制码转换为十进制BCD码
08-05
"利用Verilog将二进制码转换为十进制BCD码" 本文主要介绍了使用Verilog将二进制码转换为十进制BCD码的程序设计方法。该方法通过Verilog语言实现了二进制码到十进制BCD码的转换，提供了详细的设计步骤和Verilog代码...
lemmings3
weixin_37207257的博客
09-07 160
module top_module( input clk, input areset, // Freshly brainwashed Lemmings walk left. input bump_left, input bump_right, input ground, input dig, output walk_left, output walk_right, output aaah, output digging )...
HDLBits练习——Lemmings3
tanxinxin512的博客
10-18 339
HDLBits练习
lemmings3答案
weixin_51687607的博客
11-19 346
HDLbits上的 lemming3的答案
[吾题有解] HDLBits : Lemmings3
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shushisheng的博客
03-27 338
也就是在组合逻辑判断部分，我们只需要按照这句话的描述，使用三目运算符将优先级高的输入信号放在判断部分，满足则进入高优先级行为，不满足则进入低优先级行为，低优先级行为可以嵌套判断更低优先级的行为。唯一需要说明的是，为什么Dig状态需要两个？旅鼠在挖通地面后（ground = 0），会进入到下落状态，而下落状态是区分方向的，其实原文中的一句话已经把整个状态机的组合逻辑判断部分写的很清楚了。中的思想类似，大家可以参考我的这篇博客。
HDLBits_Lemmings3
bbbman7的博客
12-10 228
解析：和Lemmings2类似，增了个挖地的功能，dig为0时，会进行挖地，一直挖到ground为0。思路类似，将左右挖地分开。 代码： module top_module( input clk, input areset, // Freshly brainwashed Lemmings walk left. input bump_left, input bump_right, input ground, input dig, outp...
lemming games 3 ！ hdlbits
qq_42043804的博客
01-25 119
hdlbits lemmings 3 旅鼠游戏3在2的基础上添加了挖地功能，这道题的解题关键是搞明白掉落的优先级高于挖地的优先级高于转向的优先级。 module top_module( input clk, input areset, // Freshly brainwashed Lemmings walk left. input bump_left, input bump_right, input ground, input dig, output walk_left, output walk_r
HDLBITS笔记34：Lemmings1、Lemmings2、Lemmings3、Lemmings4
weixin_46817835的博客
04-24 2451
题目1：Lemmings1 游戏Lemmings涉及具有相当简单大脑的小动物。如此简单，以至于我们将使用有限状态机对其进行建模。 在Lemmings的2D世界中，Lemmings可以处于以下两种状态之一：向左行走或向右行走。如果它碰到障碍物，它会改变方向。特别是，如果一只旅鼠在左边被撞到，它会向右走。如果它在右边被撞到，它将向左走。如果它同时在两侧碰撞，它仍然会改变方向。 实现具有两个状态、两个输入和一个输出的摩尔状态机，用于模拟此行为。 模块声明 module top_module(
二十四进制verilog代码
09-18
### 回答1： 以下是一个简单的 4 位二十四进制计数器的 Verilog 代码： ``` module counter_24( input clk, input rst, output reg [3:0] count ); reg [3:0] next_count; always @ (posedge clk, posedge rst) begin if (rst) begin next_count <= 4'b0000; end else begin next_count <= count + 1; end end always @ (posedge clk) begin if (rst) begin count <= 4'b0000; end else begin count <= next_count; end end endmodule ``` 在这个代码中，我们使用了一个 4 位的二十四进制计数器。它包含了一个时钟输入（clk）和一个复位输入（rst），以及一个 4 位的计数器输出（count）。 该计数器的实现包含了两个 always 块。第一个 always 块使用了一个带有两个敏感信号的敏感列表，其中包括时钟和复位信号，这意味着该块会在时钟上升沿或复位信号上升沿时执行。在这个块中，我们使用了一个条件语句来检查复位信号的状态。如果复位信号为高电平，则将下一个计数器值设置为 0；否则，将下一个计数器值设置为当前计数器值加 1。 第二个 always 块只包含一个敏感信号，即时钟信号。在这个块中，我们同样使用了一个条件语句来检查复位信号的状态。如果复位信号为高电平，则将计数器值设置为 0；否则，将计数器值设置为下一个计数器值。 ### 回答2： 二十四进制是一种基于24个不同的数字符号来表示数值的进制系统。在Verilog代码中，可以通过定义信号位数为5位来表示二十四进制。 首先，我们需要定义一个5位的信号来表示二十四进制数值。例如，我们可以使用一个reg类型的信号来表示： reg [4:0] value; 接下来，我们需要定义一个模块，其中包含一个将二十四进制数值转换为十进制的功能。我们可以使用一个always块来实现这个功能。在always块中，我们可以使用switch语句来将二十四进制数字转换为十进制数字。如下所示： always @ (value) begin case(value) 5'h00: $display("十进制输出：0"); 5'h01: $display("十进制输出：1"); 5'h02: $display("十进制输出：2"); //... //以此类推，将24个二进制数字对应的十进制数输出 //... endcase end 在模块中，我们可以定义一个例子以测试以上代码。例如，我们可以将value的值设为5'h06，表示二十四进制的6。当value的值变化时，always块会将其转换为十进制数，并使用$display语句将其输出到控制台。 最后，我们还可以在顶层模块中实例化该模块，并通过测试台或其他方式来提供value的输入值，以测试该二十四进制转换为十进制的功能。 以上是一个简单的二十四进制verilog代码示例。在实际应用中，根据需求可能需要更复杂的代码来实现具体功能。 ### 回答3： 二十四进制是一种表示数字的进制系统，它使用24个不同的符号来表示数字0到23。在Verilog代码中，我们可以使用多位二进制数来表示二十四进制数。 以下是一个简单的二十四进制到二进制转换的Verilog代码示例： ```verilog module twenty_four_bit_converter ( input [4:0] twenty_four_bit_number, output reg [23:0] binary_number ); always @(twenty_four_bit_number) begin case(twenty_four_bit_number) 0 : binary_number = 24'd0; 1 : binary_number = 24'b0000_0000_0000_0000_0000_0001; 2 : binary_number = 24'b0000_0000_0000_0000_0000_0010; 3 : binary_number = 24'b0000_0000_0000_0000_0000_0011; // 继续定义4到23的情况 default : binary_number = 24'd0; endcase end endmodule ``` 上述Verilog代码中的模块`twenty_four_bit_converter`接收一个五位的输入信号`twenty_four_bit_number`，它表示一个二十四进制数。根据输入的二十四进制数，使用`case`语句来分别指定输出的二十四位二进制数`binary_number`。 请注意，代码中只给出了0到3的情况，你需要继续定义剩余的4到23的情况，每个情况对应的二进制值可以按照规律或者需要自己定义。每个二十四进制数可以用24位二进制数来表示。 这段代码仅仅是一个简单的二十四进制到二进制的转换示例，在实际应用中可能需要更多的功能和复杂的逻辑来完成更完整的二十四进制计算。
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