SV基础知识2---接口及应用

Arvin 有点菜

已于 2022-10-07 22:28:31 修改

阅读量1.2k

点赞数 1

分类专栏： 03、SV语言文章标签： java 开发语言

于 2022-09-28 18:47:03 首次发布

本文链接：https://blog.csdn.net/Arvin_ing/article/details/127094709

版权

03、SV语言专栏收录该内容

10 篇文章 9 订阅

订阅专栏

1 接口

接口是什么

接口（interface）是连接设计和测试平台的一个"插排"，可以用作设计，也可用作验证；

接口的优势
将有关信号封装在同一个接口中，对于设计和验证环境都便于维护和使用。
interface是SV中唯一的硬件和软件环境的媒介交互。
接口可以例化，使得对于多组相同的总线，在例化和使用时变得更加灵活。
接口的使用
在inteface端口列表中只需定义时钟、复位等公共信号，或者不定义任何端口，推荐使用logic定义变量。
interface也可以依靠函数参数化方式提供复用性。
interface在例化时，同module例化方式一样。
模块里面可以例化模块，也可以例化interface，interface里面可以例化interface但不能例化module。

实例说明(接口使用三步骤)

定义接口，Dut调用interface

interface arb_if(input bit clk); 
	logic [1:0] grant,request;
	logic rst;
endinterface
 
module arb (arb_if arbif); //接口传入模块中
	...
always @ (posedge arbif.clk or negedge arbif.rst) begin
	if (arbif.rst)
		arbif.grant <= 2'b00;
	else
		arbif.grant <= next_grant;
	... 
	end
endmodule

Test调用interface

module test (arb_if arbif);
	...
  initial begin
      @(posedge arbif.clk);
          arbif.request <= 2'b01;
          $display("@%0t:Drove req = 01",$time);
      repeat(2) 
      @(posedge arbif.clk);
      	  if (arbif.grant != 2'b01)
      	  $display("@%0t: al:grant != 2'b01",$time);
      $finish;
  end
endmodule

Top层例化接口、dut和test

module top;
    bit clk;
always #5 clk = ~clk;
arb_if arbif(clk);
arb_al(arbif);
test_tl(arbif)'
endmodule

2 采样和数据驱动

电路中的竞争问题

1、为了解决在RTL中发生的信号竞争问题，我们建议通过非阻塞赋值或特定的信号延迟来解决同步问题。

2、同样的在仿真行为中，为了避免时序电路中时钟信号和驱动信号的时序竞争问题，需要明确驱动时序和采样时序。

3、在默认情况下，时钟对驱动会添加一个无限小的时间delta-cycle的延迟，该时间无法用绝对时间衡量，比最小的时间精度还小。

4、一个时间片（time-slot）包含了无数delta-cycle,在仿真命令中输入run 0 ，表示运行一个delta-cycle。

5、由于各种可能性，clk和被采样数据之间若只存在若干个delta-cycle的延迟，那么采样很可能会存在问题。那么如何去避免采样时的竞争问题？

在驱动时，添加相应的人为延迟时间
在采样事件前的某段时间进行采样。

由此引入了下面的cloking的概念

时钟块cloking

实例说明

除此之外，cloking的一些特性有：1.可定义在interface、module、program中；2.clocking中的信号不是自己定义的，而生由其所在的模块或interface中定义的；3.如果没有定义默认的采样事件，则默认 input #1step output #0; 4.可以用新的采样事件覆盖原有的默认事件。