SV接口-interface

最新推荐文章于 2023-04-29 10:43:33 发布

Zing冰

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分类专栏： SystemVerilog

本文链接：https://blog.csdn.net/weixin_43830240/article/details/112156351

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本文介绍了SystemVerilog中的接口interface，包括接口的用途、如何使用、绿皮书中的示例代码，以及采样和数据驱动的概念。接口可以用于设计和验证，允许定义端口、双向信号，并提供modport来定义不同视图。使用clocking块可以解决采样和驱动的同步问题，避免竞争状态，提高代码的可维护性。

摘要由CSDN通过智能技术生成

interface

接口概述

1.接口可以用作设计，也可以用作验证

2.与module的使用性质很像，可以定义端口，也可以定义双向信号；可以使用initial和always，也可以定义function和task。

3.TB和DUT是相互独立的，通过interface连接，下图的红线。

4.在interface的端口列表中只需要定义时钟、复位等公共信号，或者不定义任何端口信号。

5.interface中可以包含多个modport， 定义interface的不同视图view（DUT、Test program）

外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传

SystemVerilog则对Verilog的连接方式进行了改进补充，引入了接口interface。

接口的使用方式

外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传

绿皮书代码

`timescale 1ns/1ns
interface arb_if(input bit clk);
        logic [1:0] grant,request;
        logic rst;

        clocking cb @(posedge clk);
                output request;
                input grant;
        endclocking

        modport TEST (clocking cb,
                       output rst);
        modport DUT (input request,rst,
                      output grant);
endinterface
    
module arb(arb_if.DUT arbif);
    initial begin
        #7 arbif.grant <= 1;
        #10 arbif.grant <= 2;
        #