前言:
在不使用Makefile和Verdi,只是用vcs的情况下,也可以对设计文件、TB文件进行编译和仿真。
3个文件: file.list 、 pulse_counter.v 、tb_pulse_counter.v
编译命令:vcs -full64 -sverilog -debug_all -timescale=1ns/1ps -f file.list -l com.log
编译成功会生成simv文件,编译成功界面如下:
利用VCS的GUI界面看波形
打开vcs仿真界面:dve &
利用命令行先跑仿真,在看波形