FPGA基础编码：D触发器

D触发器是FPGA设计中最基础且常用的时序元件之一。它可以在时钟上升沿或下降沿触发，并将输入数据（D）保存到输出（Q）上。在本文中，我们将详细讨论D触发器的原理，并提供相应的Verilog代码实现。

D触发器的原理
D触发器是由存储单元和时钟控制电路组成的。它的基本原理是在时钟沿到来时，将输入数据（D）保存到存储单元，并在时钟沿结束后将存储的数据作为输出（Q）提供。

D触发器的行为可以用如下的真值表表示：

  CLK   |   D   |   Q
---------------------
   0    |   x   |   Q
   1    |   0   |   0
   1    |   1   |   1

在上表中，CLK表示时钟信号，D表示输入数据，Q表示输出数据。当时钟为0时，输出保持不变。当时钟为1时，输入数据被保存到输出上。

Verilog代码实现
下面是一个使用Verilog语言实现D触发器的示例代码：

module D_FlipFlop (
  input wire clk,
  input wire reset,
  input wire D,
  output reg Q
);

  always @(posedge clk