FPGA-Vivado实现计数器功能，从电路仿真到verilog代码实现

FPGA-Vivado实现计数器功能，从电路仿真到verilog代码实现

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通过画电路图来实现计数器的仿真，再通过电路图来理解实现verilog代码的编写，实现从硬件到代码再到仿真的流程，加强了对fpga的理解、开发流程。
首先实现项目的电路图并进行仿真、然后知道了电路图，就可以使用verilog写代码去描述硬件，同时在写verilog时要明确大框架电路的输入输出，以及其中可能会用到的小框架电路的输入输出。

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一、电路图仿真

Proteus实现计数器的电路图，实现4位计数，要求计数到13时灯亮。
1、取计数器74161，接地、接高电平、接时钟波形
2、要求计数13，即1101，使用非门和与门结合来实现只有当1101时灯亮

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二、从电路图理解实现verilog代码

verilog实现的硬件描述，实现计数器，实现在计数为13时灯亮

`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date: 2023/08/23 20:57:35
// Design Name: 
// Module Name: count_module
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 从电路图的角度用verilog来描述硬件，实现相同的电路功能
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//


module count_module#(
    //此处是可用于调用的参数，类似函数的参数
    parameter       P_CNT_WIDTH         =       4,      //计数的位宽
    parameter       P_NUM               =       'd13      //最后一个没有符号      
)
(
    //此处是此硬件的输入输出参数
    input           i_clk,
    input           i_rst,
    input           i_en,
    output  [P_CNT_WIDTH-1 : 0]     o_cnt,
    output                          o_led           

    );

reg [P_CNT_WIDTH-1 : 0] ro_cnt;
reg                     ro_led;

//将寄存器值赋值给输出
assign  o_cnt = ro_cnt;
assign  o_led = ro_led;

//实现硬件中的74161的计数功能
always @(posedge i_clk or posedge i_rst)        //括号内为敏感列表，也叫触发条件
begin
    if (i_rst) begin
        ro_cnt <= 'd0;	//非阻塞赋值，没有表示位数，默认32位，即32'b0,语法可以实现大位宽赋值低位宽，会直接取对应的低位，反之则不行
    end
    else  begin
        ro_cnt <= ro_cnt + 1;
    end
end

//实现硬件中的判断数字功能
always @(posedge i_clk or posedge i_rst) begin
    if (i_rst) begin        //上电初值
        ro_led <= 'd0;
    end
    else if (ro_cnt == P_NUM)   //在这个情况下，Verilog会将十进制的13转换为二进制，然后将它与 ro_cnt 的值进行比较。 
    begin
        ro_led <= 'd1;
    end
    else begin
        ro_led <= 'd0;
    end
end


endmodule

三、Vivado仿真图

verilog实现了代码，进行综合查看生成的电路图。
此代码没有在板子上实现，所以引脚约束就随便了

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总结

此篇文章进行笔记记录，加深对fpga开发的理解，熟悉verilog语法内容，同时熟悉项目开发时verilog代码基本流程套路。