XDC IO --- Output Delay Constraints(Vivado)

本文参考
1、【Vivado使用误区与进阶】XDC约束技巧
2、《综合与时序分析的设计约束—Synopsys设计约束(SDC)实用指南》
3、 Vivado 中的Language Template

一、XDC约束格式

set_output_delay -clock  <clock_name>
			    -max    <maxdelay>
			    -min    <mindelay>
			    [get_ports <input_ports>] 
			    -add_delay 				//用于DDR
			    -clock_fall;			//用于DDR

二、系统同步接口(System Synchronous)

1、Single Data Rate(SDR),Rising Edge

芯片间只传递数据，时钟信号的同步完全依靠板级设计对齐。仅需要考虑下游芯片的建立时间和保持时