XDC IO --- Output Delay Constraints(Vivado)

最新推荐文章于 2025-04-15 19:48:47 发布

Chi_Hong

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分类专栏： FPGA ZYNQ

本文链接：https://blog.csdn.net/Chi_Hong/article/details/85262576

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本文详细介绍了在Vivado中使用XDC进行输出延迟约束的方法，涵盖系统同步接口（包括Single Data Rate和Double Data Rate）和源同步接口（Setup/Hold Based与Skew Based）。通过Language Template示例，阐述了如何定义和理解建立时间、保持时间及时钟 skew 对输出延迟的影响。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

文章目录

本文参考
1、【Vivado使用误区与进阶】XDC约束技巧
2、《综合与时序分析的设计约束—Synopsys设计约束(SDC)实用指南》
3、 Vivado 中的Language Template

一、XDC约束格式

set_output_delay -clock  <clock_name>
			    -max    <maxdelay>
			    -min    <mindelay>
			    [get_ports <input_ports>] 
			    -add_delay 				//用于DDR
			    -clock_fall;			//用于DDR