写在前面:之前的博客都是纯理论,虽然基础理论也很重要,但是最近几个月的实习,让我越来越感受到把理论(包括对SV语法的掌握,以及UVM体系的理解)转化成Coding不是一蹴而就的。所以决定把近期所学整理成一个“Hands-on Coding”系列,便于学习与进步。
一 tb的基本结构介绍
在tb.sv中,主要有以下几部分:
- dut的实例化
- tb中除了dut,其余模块的实例化。包括clkrst、bus、dut外围的wrapper模块、harness interface等
- 各个模块的输入输出信号的传递
- 调用testcases时:用config_db把一些interface等set到test_top,即把virtual interface句柄从tb中传到test_top中,之后将会进而一层层向下传递到其他UVM组件;借助一些自动化来运行testcases
Tips for system vertical reuse:
- 对于DUT的信号传递,输入最好只有clk, rst, 以及来自harness interface的信号
- tb中除了基本的clkrst与bus的模块实例化,其他各种IP内部的模块/接口,即不会在system lev