cadence——orCAD画层次原理图使用port连接导致PCB中丢失原始NET名

使用orCAD绘制层次原理图，导入allegro中后会发现层次图中各个模块之间的连线NET名都变为了N+数字的一串字符，而不是原理图中本来的NET名，造成差分对、等长等规则设置时无法确定NET；不知道是不是orCAD不支持顶层原理图自动识别NET名，还是PORT画的层次原理图就是这样？所以以后还是老老实实用off page吧；

解决办法：在顶层图中各个模块之间连线上添加相应的NET。