AHB---时钟和复位

1. 时钟

每个组件使用单一的时钟信号，HCLK。所有输入信号都在HCLK的上升沿被采样。所有输出信号的变化必须发生在HCLK上升沿之后。

被描述为稳定的信号需要在不同上升时钟沿采样时保持相同的值，即使在扩展传输中也是如此。然而，这些信号在时钟沿之后可能会出现毛刺（glitch），然后返回到之前驱动的相同值。

注意：

• 在使用典型的综合设计流程时，可能会观察到这种行为，其中输出多路复用的控制信号可以在扩展传输期间改变，但它们导致的结果是仍使用相同的输出值。

接口在上升时钟沿之间是否无毛刺是硬件实现的（IMPLEMENTATION DEFINED）。

AHB5定义了Stable_Between_Clock属性。这个属性被定义用来确定接口是否保证要求稳定的信号在上升时钟沿之间保持稳定。

如果这个属性是True，那么保证要求稳定的信号在上升时钟沿之间保持稳定且无毛刺。 如果这个属性是False，或者没有定义，信号可以在上升时钟沿之间出现毛刺。

2. 复位

复位信号，HRESETn，是协议中唯一的低电平有效的信号，并且是所有总线元素的主要复位。复位可以异步断言，但在HCLK的上升沿之后同步去取消断言。

组件必须定义一个最小的周期数，以确保在复位信号被断言时，组件完全复位并且输出处于所要求的复位值。

在复位期间，所有master必须确保地址和控制信号处于有效电平，并且HTRANS[1:0]指示IDLE。 在复位期间，所有slave必须确保HREADYOUT为HIGH。