【FPGA/Verilog】 Inout端口用法

Electrical_IT

已于 2022-09-06 20:46:05 修改

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分类专栏： FPGA 文章标签： fpga开发

于 2022-09-06 14:39:00 首次发布

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在同等驱动强度下，两个驱动源驱动的wire型和tri型变量的真值表如下。

驱动源	0	1	X	Z
0	0	X	X	0
1	X	1	X	1
X	X	X	X	X
Z	0	1	X	Z

如果某时刻Inout端口有输入，又同时将该端口作为输出端口，则会容易产生冲突。需在使用时避免同一时刻同时作为输入输出的情况。真值表中可见，当其中一驱动源为阻塞状态Z时，变量值就由另一驱动源决定。

典型使用方法如下：

inout data; // inout端口
reg out; // 需要输出的数据
reg flag; // 方向标志位
assign data = flag? out:1'bz; // flag为1时作为输出端口并输出out，为0时阻塞作为输入端口

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15，FPGA_Verilog基础篇：verilog双向inout接口表示

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06-11

244

现在约定，对于芯片的操作定义读写。也就是说，读操作意味着芯片向外输出数据，写操作意味着向芯片内写入数据。我们定义芯片的读使能信号RD_IN和写使能信号WR_IN为高电平有效，芯片的数据总线设为DATA_BUS，芯片的输出数据在输出信号DATA_ENABLE为高电平时有效，芯片的输入数据在输入信号WR_IN为高电平时有效。咱们在前面博文“veriog模块的端口声明”中简单提到了inout类型的信号，但在代码中如何使用却没有说，本篇就聊聊inout信号的使用方法。图1：数据总线接口时序。

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