64，Verilog-2005标准篇：行为模型（behavioral model）简介

到目前为止，博主小飞介绍的verilog语言结构都是用相对底层的方式描述硬件逻辑，比如用逻辑门和连续赋值对电路进行建模，可以非常接近地反映所建模电路的逻辑结构；但是，这些结构并不能提供描述复杂系统所需的高层次抽象能力。本篇要介绍的行为模型则为 Verilog HDL 中的多种高级行为语句提供了支持。

Verilog 行为模型包含仿真控制和变量操作的过程语句。这些过程语句都包含在各自的过程块中，每个过程块都有一个与之相关的活动流。

活动流从控制结构initial和always开始。每个initial结构体和每个always结构体都会启动一个单独的活动流，且所有活动流都是并行的，以便模拟底层硬件固有的并行操作。下面的示例展示了一个完整的 Verilog 行为模型。

在该行为模型的模拟过程中，initial结构和always结构所定义的所有活动流在仿真时间的零时刻同时开始执行。initial结构执行一次，always结构重复执行。

在该模型中，a和b这两个reg变量在仿真时间为零时分别被初始化为1和0，然后initial结构执行完毕，在本次仿真运行中不再执行。这个initial结构包含一个begin-end语句块（也称为顺序语句块：sequential block）。在这个begin-end块中，a首先被初始化，然后是b。

always结构也从时间零点开始，但在延迟控制（由#引入）指定的时间结束之前，变量的值不会改变。因此，a在50个时间单位后取反， b在100个时间单位后取反。由于always结构的内容会一直重复执行，该模型将产生两个方波。a的高低电平切换周期为100个时间单位，而b 的高低电平切换周期为200个时间单位。在整个仿真运行过程中，两个always结构同时一直进行。

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