63，Verilog-2005标准篇：电平&边沿双敏感的UDP混合描述

UDP 定义允许在同一个状态表中混合使用电平敏感和边沿敏感结构。当输入发生变化时，电路会先处理边沿敏感逻辑，然后再处理电平敏感逻辑。因此，当电平敏感型和边沿敏感型逻辑指定了不同的输出值时，最终的结果由电平敏感型逻辑指定。例如下面这个jk触发器例子：

在本例中，预置preset和清除clear逻辑是电平敏感的。每当预置preset和清除clear组合值为01时，输出值为1。同样，当预置和清除组合的值为 10 时，输出值为 0。

在时钟正常情况下，触发器对时钟上升沿敏感，如“r”标记所示。对时钟下降沿不敏感的情况，以“f”标记并用连字符“-”表示输出。时钟在稳定的低或高电平条件下，j和k输入的变化不会改变最终的输出。

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