62，Verilog-2005标准篇：UDP的例化

最新推荐文章于 2024-08-14 19:53:40 发布

FPGA小飞

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分类专栏： Verilog-2005标准详解篇文章标签： fpga开发

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例化UDP的verilog语法规则如下图1所示：

图1：UDP例化语法

module内的 UDP 例化方式与我们前面博客介绍的门原语的例化方式相同，下面举几个UDP例化的例子。如果我们在module外定义了一个D触发器的UDP原语：

primitive  d_edge_ff (q, clock, data);
output  q;  reg  q;
input  clock, data;
table
// clock  data q q+
// obtain output on rising edge of clock
(01)  0 : ? : 0 ;
(01)  1 : ? : 1 ;
(0?)  1 : 1 : 1 ;
(0?)  0 : 0 : 0 ;
// ignore negative edge of clock
(?0)  ? : ? : - ;
// ignore data changes on steady clock
 ? (??) : ? : - ;
endtable
endprimitive

当我们在module中例化该UDP时，例化方式如下：