module中的parameter参数有两种不同的定义方法。第一种是直接在module定义时同时定义参数,第二种是在module内部定义。module可以包含这两种类型的参数定义,也可以不包含参数定义。
模块参数可以有类型说明和范围说明。参数覆盖对参数类型和范围的影响应符合以下规则:
- 没有类型或范围说明的参数声明,应默认为参数最终覆盖值的类型和范围。
- 有范围说明但无类型说明的参数,应为参数声明的范围,且为无符号类型。覆盖值应转换为参数的类型和范围。
- 有类型说明但无范围说明的参数应为指定类型,覆盖值应转换为参数的类型。有符号参数的范围应默认为分配给该参数的最终覆盖值的范围。
- 带符号类型说明和范围说明的参数应带符号,并应是其声明的范围。覆盖值应转换为参数的类型和范围。
下面咱们举例说明参数定义的两种不同方法。
例子1:
module generic_fifo #( parameter MSB=3, LSB=0, DEPTH=4)
//These parameters can be overridden
( input [MSB:LSB] in,
input clk, read, write, reset,
output [MSB:LSB] out,
output full, empty );
localparam FIFO_MSB = DEPTH*MSB;
localparam FIFO_LSB = LSB;
// These parameters are local, and cannot be overridden.
// They can be affected by altering the public parameters
// above, and the module will work correctly.
reg [FIFO_MSB:FIFO_LSB] fifo;
reg [LOG2(DEPTH):0] depth;
always @ ( posedge clk or reset) begin
casex ({read,write,reset})
// implementation of fifo
endcase
end
endmodule
改变parameter参数值有两种方法:一种是defparam 语句,允许使用参数的层级名称为参数赋值;另一种是模块实例参数赋值,允许在模块例化过程中赋值。如果 defparam赋值与模块实例参数相冲突,模块中的参数将采用 defparam 指定的值。
模块实例参数赋值有两种形式,一种是按有序列表赋值,另一种是按名称赋值。后面我们慢慢介绍,我们这里还是回到参数的使用规则上来。
verilog有两种参数声明。第一种参数声明有类型和/或范围限定,第二种则没有。当一个未限定类型和范围的参数值被覆盖时,该参数的大小和类型就会被覆盖。当有类型和/或范围限定的参数被覆盖时,新值将转换为该参数最初限定的类型和范围。
例子2:
参数 A 是一个有范围限定的参数;因此,在重新定义其值时,该参数将保留原来的类型和符号。因此,f1.A 的 defparam 值为 3.1415 时,先将浮点数 3.1415 转换为定点数3,然后将3的低3位赋值给A。
参数 B 没有类型和/或范围限定;因此,当重新定义其值时,参数类型和范围将与新值的类型和范围相同。因此,f1.B的defparam值为3.1415,将B的当前值3'h2替换为浮点数 3.1415。
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