Verilog使用的所有编译指令前都有 (`) 字符,该字符称为“grave accent”(ASCII 0x60)。它与字符 (') 不同,后者是撇号字符(ASCII 0x27)。编译指令的作用范围从处理该指令开始,跨越处理的所有文件,直到另一条编译器指令取代该指令或文件处理完成为止。Verilog的所有指令列表如下,有的会很常用,而有的基本上不用:
表1:verilog编译指令列表
从下篇开始,咱们依次介绍这些指令的含义和使用方法~
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