QuartusⅡ配置锁相环(PLL)

1、单击界面上方工具栏里的Tools→MegaWizard Plug-In Manager。

2、在弹出的对话框中选择Create a new custom megafunction variation,然后点击Next。

3、在这个界面,通过搜索框搜索PLL,选择ALTPLL(传统锁相环)。同时也要注意②③④这几个地方的配置,④是文件的存储位置,自主选择。然后点击Next。

4、配置输入时钟,根据自己所使用的板子的系统时钟配置。如下图所示,其它选项保持默认。

5、这一页的选项保持默认。

6、保持默认。

7、保持默认。

8、保持默认。

9、配置输出时钟,选择Enter output clock frequency这一选项,在后方直接输入所需输出的时钟就可以。如果选择Enter output clock parameters这一选项,就需要输入分频倍频的数据,得到最终需要输出的时钟频率。一般直接选择Enter output clock frequency这一选项就可以。

下方的Clock phase shift(相位偏移)和Clock duty cycle(占空比)都保持默认就可以。

10、如果需要多个输出时钟,就勾选C1、C2、C3、C4界面选择Use this clock。

11、模拟库页面保持默认。

12、总结页面,勾画有例化2模板的inst文件即可,如图所示。点击Finish。

### Quartus锁相环PLL)仿真实例及教程 #### 创建 Test Bench 文件 为了在Quartus中成功调用并仿真PLL IP核,需先创建相应的Test Bench文件。当完成PLL IP核配置后,“Compile test bench”选项会显示新建立的Test Bench文件[^1]。 ```verilog // 示例 Test Bench 代码结构 module tb_pll; reg ext_rst_n, ext_clk_25m; wire clk_12m5, clk_25m, clk_50m, clk_100m, sys_rst_n; // PLL 实例化 pll_controller uut ( .areset(!ext_rst_n), .inclk0(ext_clk_25m), .c0(clk_12m5), .c1(clk_25m), .c2(clk_50m), .c3(clk_100m), .locked(sys_rst_n) ); initial begin // 初始化信号设置 ext_rst_n = 0; #10 ext_rst_n = 1; // 设置输入时钟源频率 forever #(1/25) ext_clk_25m = ~ext_clk_25m; end endmodule ``` #### 编译与运行仿真工具 编译完成后,通过菜单栏中的`Tools -> Run Simulation Tool -> RTL Simulation`启动RTL级仿真过程。这一步骤将验证PLL的工作状态及其输出特性是否满足预期设计目标。 #### 关键组件解析 锁相环主要由鉴相器、环路滤波器、电压控制振荡器(VCO)以及分频器组成。这些部件共同作用以实现频率合成功能,并且各自具备独特的线性与非线性行为特点[^2]。 #### 使用 MegaWizard 插件管理器 对于PLL IP核的具体调用方式,在Quartus II环境中推荐采用MegaWizard插件管理器来进行配置和集成。该工具提供了直观的操作界面来简化复杂参数设定流程,从而提高开发效率[^3]。
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