UCF文件中时序约束的语法

约束 UCF 文件，从 Constrains Editor 直接输入是最方便、最直接的添加约束的方法了。我总结了以下几种常用的语法：
1）周期约束
PERIOD 约束是一个基本时序和综合约束，它附加在时钟网线上，时序分析工具根据 PERIOD 约束检查时钟域内所有同步元件的时序是否满足要求，它将检查与同步时序约束端口相连接的所有路径的延迟，但是不会检查 PAD 到寄存器的路径。
附加时钟周期约束的首选方法（Preferred Method）语法如下：TIMESPEC “TSidentifier” = PERIOD“TNM_reference” period {HIGH|LOW} [high_or_low_time]其中“[]”内为可选项，“{}”为必选项，参数 period 为要求的时钟周期，可以使用 ps、ns、us 或者 ms 等单位，大小写都可以，缺省单位为 ns。HIGH|LOW关键词指出时钟周期里的第一个脉冲是高电平还是低电平，而high_or_low_time 为脉冲的延续时间，缺省单位也是 ns， 如果不提供该项，则缺省占空比为 50%。TIMESPEC 是一个基本时序相关约束标识，表示本约束为时序规范。TSidentifier包括字母 TS 和一个标识符 identifier（为 ASCII 码字符串）共同组成一个时序规范。
例如定义时钟周期约束时，首先在时钟网线 clk 上附加一个 TNM_NET 约束，把clk 驱动的所有同步元件定义为一个名为 sys_clk 的分组，然后使用 TIMESPEC约束定义时钟周期。NET “clk” TNM_NET=”sys_clk”;

TIMESPEC “TS_sys_clk”= PERIOD “sys_clk” 50 HIGH 30;而定义派生时钟的语法如下：TIMESPEC “TSidentifier_2”=PERIOD “timegroup_name”“TSidentifier_1” [*or/] factor PHASE [+|-] phase_value [units];其中 TSidentifier_2 为要定义的派生时钟，TSidentifier_1 为已经定义的时钟，factor 指出两者周期的辈出关系，是一个浮点数。phase_value 指出两者之间的相位关系，为浮点数。例如：

定义主时钟 clk0：

TIMESPEC “TS01” = PERIOD “clk0” 10.0 ns;

定义派生时钟 clk180，其相位与主时钟相差 180°：

TIMESPEC “TS02” = PERIOD “clk180” TS01 PHASE + 5.0 ns;

定义派生时钟 clk180_2,其周期为主时钟的 1/2，并延迟 2.5ns：

TIMESPEC “TS03” = PERIOD “clk180_2” TS01 /2 PHASE + 2.5 ns;

2)偏移约束
偏移约束规定了外部时钟和数据输入输出引脚之间的时序关系，

TIMESPEC “TS01” = PERIOD “clk0” 10.0 ns;
定义派生时钟 clk180，其相位与主时钟相差 180°：
TIMESPEC “TS02” = PERIOD “clk180” TS01 PHASE + 5.0 ns;
定义派生时钟 clk180_2,其周期为主时钟的 1/2，并延迟 2.5ns：
TIMESPEC “TS03” = PERIOD “clk180_2” TS01 /2 PHASE + 2.5 ns;
2)偏移约束
偏移约束规定了外部时钟和数据输入输出引脚之间的时序关系，只用于与 PAD相连的信号，不能用于内部信号。使用该约束可以为综合实现工具指出输入数据到达 的时刻，或者输出数据稳定的时刻，从而在综合实现中调整布局布线过程，使正在开发的 FPGA/CPLD 的输入建立时间以及下一级电路的输入建立时间满足要 求。
基本语法如下：
OFFSET = {IN|OUT} “offset_time” [units] {BEFORE|AFTER} “clk_name”[TIMEGRP “group_name”];
其中{IN|OUT}说明约束的是输入还是输出，offset_time 为 FPGA 引脚数据变化与有效时钟沿之间的时间差，BEFORE|AFTER 说明 该时间差在有效时钟沿的前面还是后面，TIMEGRP “group_name”定义了约束的触发器组，缺省时约束该时钟驱动的所有触发器。
3）分组约束
使用 TNM（Timing Name）约束可以选出构成一个分组的元件，并赋予一个名字，以便给它们附加约束。TNM_NET（timing name for nets）约束只加在网线上，其作用与 TNM 加在网上时基本相同，即把该网线所在路径上的所有有效同步元件作为命名组的一部分。不同之处在于当 TNM 约束 加在 PAD NET 上时，TNM 的值将被赋予 PAD，而不是该网线所在的路径上的同步元件，即 TNM 约束不能穿过IBUF。而用 TNM_NET 约束就不会出现这种情 况。
4）专门约束
附加约束的一般策略是首先附加整体约束，例如 PERIOD、OFFSET 等，然后对局部的电路附加专门约束，这些专门约束通常比整体约束宽松，通过在可能的地方尽量放松约束可以提高布线通过率，减小布局布线的时间。FROM_TO 约束在两个组之间定义时序约束，对两者之间的逻辑和布线延迟进行控制，这两个组可以是用户定义的，也可以是与定义的。用户可以使用 TNM_NET、TNM 和 TIMEGRP 定义组，而与定义组主要包括 FFS、LATCHES、PADS 和 RAMS 等。
语法如下：

TIMESPEC “TSname” = FROM “group1” TO “group2” value;

其中 value 为延迟时间，可以使具体数值或表达式。

MAXDELAY 约束定义了特定网线上的最大延迟，其语法如下：
NET “net_name” MAXDELAY = value units;
1: NET "pin_sysclk_i" LOC = AD12 | TNM_NET = pin_sysclk_i;
2: TIMESPEC TS_pin_sysclk_i = PERIOD "pin_sysclk_i" 15 ns HIGH 50 %;
3: #
4: NET "pin_plx_lreset_n_i" LOC = B18;
5: #
6: NET "pin_plx_lhold_i" LOC = C17;
7: NET "pin_plx_lholda_o" LOC = D17 | SLEW = FAST;
8: #
9: NET "pin_plx_ads_n_i" LOC = E18;
10: NET "pin_plx_ads_n_i" OFFSET = IN 6.3 ns AFTER "pin_sysclk_i" HIGH;
11: #
12: NET "pin_plx_lw_r_n_i" LOC = E9;
13: NET "pin_plx_lw_r_n_i" OFFSET = IN 6.3 ns AFTER "pin_sysclk_i" HIGH;
14: #
15: NET "pin_plx_blast_n_i" LOC = D18;
16: NET "pin_plx_blast_n_i" OFFSET = IN 6.3 ns AFTER "pin_sysclk_i" HIGH;
17: #
18: NET "pin_plx_lad_io<0>" LOC = AD13 | SLEW = FAST | TNM = LAD;
19: NET "pin_plx_lad_io<1>" LOC = AC13 | SLEW = FAST | TNM = LAD;
20: NET "pin_plx_lad_io<2>" LOC = AC15 | SLEW = FAST | TNM = LAD;
21: NET "pin_plx_lad_io<3>" LOC = AC16 | SLEW = FAST | TNM = LAD;
22: NET "pin_plx_lad_io<4>" LOC = AA11 | SLEW = FAST | TNM = LAD;
23: NET "pin_plx_lad_io<5>" LOC = AA12 | SLEW = FAST | TNM = LAD;
24: NET "pin_plx_lad_io<6>" LOC = AD14 | SLEW = FAST | TNM = LAD;
25: NET "pin_plx_lad_io<7>" LOC = AC14 | SLEW = FAST | TNM = LAD;
26: NET "pin_plx_lad_io<8>" LOC = AA13 | SLEW = FAST | TNM = LAD;
27: NET "pin_plx_lad_io<9>" LOC = AB13 | SLEW = FAST | TNM = LAD;
28: NET "pin_plx_lad_io<10>" LOC = AA15 | SLEW = FAST | TNM = LAD;
29: NET "pin_plx_lad_io<11>" LOC = AA16 | SLEW = FAST | TNM = LAD;
30: NET "pin_plx_lad_io<12>" LOC = AC11 | SLEW = FAST | TNM = LAD;
31: NET "pin_plx_lad_io<13>" LOC = AC12 | SLEW = FAST | TNM = LAD;
32: NET "pin_plx_lad_io<14>" LOC = AB14 | SLEW = FAST | TNM = LAD;
33: NET "pin_plx_lad_io<15>" LOC = AA14 | SLEW = FAST | TNM = LAD;
34: NET "pin_plx_lad_io<16>" LOC = D12 | SLEW = FAST | TNM = LAD;
35: NET "pin_plx_lad_io<17>" LOC = E13 | SLEW = FAST | TNM = LAD;
36: NET "pin_plx_lad_io<18>" LOC = C16 | SLEW = FAST | TNM = LAD;
37: NET "pin_plx_lad_io<19>" LOC = D16 | SLEW = FAST | TNM = LAD;
38: NET "pin_plx_lad_io<20>" LOC = D11 | SLEW = FAST | TNM = LAD;
39: NET "pin_plx_lad_io<21>" LOC = C11 | SLEW = FAST | TNM = LAD;
40: NET "pin_plx_lad_io<22>" LOC = E14 | SLEW = FAST | TNM = LAD;
41: NET "pin_plx_lad_io<23>" LOC = D15 | SLEW = FAST | TNM = LAD;
42: NET "pin_plx_lad_io<24>" LOC = D13 | SLEW = FAST | TNM = LAD;
43: NET "pin_plx_lad_io<25>" LOC = D14 | SLEW = FAST | TNM = LAD;
44: NET "pin_plx_lad_io<26>" LOC = F15 | SLEW = FAST | TNM = LAD;
45: NET "pin_plx_lad_io<27>" LOC = F16 | SLEW = FAST | TNM = LAD;
46: NET "pin_plx_lad_io<28>" LOC = F11 | SLEW = FAST | TNM = LAD;
47: NET "pin_plx_lad_io<29>" LOC = F12 | SLEW = FAST | TNM = LAD;
48: NET "pin_plx_lad_io<30>" LOC = F13 | SLEW = FAST | TNM = LAD;
49: NET "pin_plx_lad_io<31>" LOC = F14 | SLEW = FAST | TNM = LAD;
50: TIMEGRP "LAD" OFFSET = IN 6.4 ns AFTER "pin_sysclk_i" HIGH;
51: TIMEGRP "LAD" OFFSET = OUT 3.1 ns BEFORE "pin_sysclk_i" HIGH;
52: #
53: NET "pin_plx_ready_n_o" LOC = F18 | SLEW = FAST;
54: NET "pin_plx_ready_n_o" OFFSET = OUT 4.2 ns BEFORE "pin_sysclk_i" HIGH;
55: #
56: NET "pin_plx_bterm_n_o" LOC = D10 | SLEW = FAST;
57: NET "pin_plx_bterm_n_o" OFFSET = OUT 4.2 ns BEFORE "pin_sysclk_i" HIGH;
58: #
59: NET "pin_led_o<0>" LOC = D22;
60: NET "pin_led_o<1>" LOC = C22;
61: NET "pin_led_o<2>" LOC = E21;
62: NET "pin_led_o<3>" LOC = D21;
63: NET "pin_led_o<4>" LOC = C21;
64: NET "pin_led_o<5>" LOC = B24;
65: NET "pin_led_o<6>" LOC = C20;
66: NET "pin_led_o<7>" LOC = B23;