基于状态机的按键抖动消除和状态转移图

最新推荐文章于 2023-06-19 16:51:48 发布
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分类专栏： FPGA学习笔记 文章标签： verilog fpga 状态机
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/Hackerpeng777/article/details/117562454
版权

按键抖动情况：
在这里插入图片描述
实际情况与要求：
在这里插入图片描述
分析状态：
在这里插入图片描述
状态转移图：
在这里插入图片描述
IDLE:空闲 P_FILTER:按下滤波 WAIT_R:等待释放 R_FILTER：释放滤波

首次设计：

module key_filter(
   Clk,
  Reset_n,
  Key,
  Key_P_Flag,
  Key_R_Flag
    );
   input   Clk;
   input  Reset_n;
   input   Key;
 output reg  Key_P_Flag;
 output reg Key_R_Flag;
    
 reg [1:0] r_Key;   
    always@(posedge Clk)
     r_Key <= {r_Key[0],Key};
     //    always@(posedge Clk)begin
//        r_Key[0] <= Key;  
//        r_Key[1] <= r_Key[0];  
//    end 

     
   wire pedge_key ;
   assign pedge_key = r_Key == 2'b01;
   wire nedge_key;
   assign nedge_key = r_Key == 2'b10;
    
    reg [19:0] cnt;
    reg [1:0] state;
    
    always@(posedge Clk or negedge Reset_n)
    if(!Reset_n)begin
    state <= 0;
    Key_P_Flag <= 1'b0;
    Key_R_Flag <= 1'b0;
    cnt <= 0;
    end
 else begin
     case(state) 
      0 : 
         begin
           Key_R_Flag <= 1'b0;
           if(nedge_key)
             state <= 1;
             else
              state <= 0;
     end
     1: 
         if((pedge_key)&&(cnt<=1000000-1))begin
            state <= 0;
            cnt <=0;
            end
          else  if(cnt>=1000000-1)
          begin
             state <= 2;
             Key_P_Flag <= 1'b1;
             cnt<=0;
         end
         else 
            begin
             state <= 1;
             cnt <= cnt +1'b01;          
            end      
   
      
      
      2:
         begin
            Key_P_Flag <= 0;
         if(pedge_key)
            state <=  3;
          else
          state <= 2;   
  end
  
     3:
       
        if((nedge_key)&&(cnt <= 1000000 - 1))begin
        state<=2;
        cnt <= 0;
        end
       else if(cnt>=1000000-1)begin
         Key_R_Flag <= 1'b1;
         state <= 0;
         cnt <= 0;
         end
         else begin
            cnt <= cnt + 1'b1;
            state <= 3;
   end

 endcase   
end
endmodule

`timescale 1ns / 1ps

module key_filter_tb( );

   reg  Clk;
   reg  Reset_n;
  reg   Key;
wire  Key_P_Flag;
wire Key_R_Flag;

 key_filter key_filter(
     .Clk(Clk),
  .Reset_n(Reset_n),
  .Key_P_Flag(Key_P_Flag),
  .Key_R_Flag(Key_R_Flag),
   .Key(Key)
);

 initial Clk = 1;
 always#10 Clk = ~Clk;
 
 initial begin
   Reset_n = 0;
   Key = 1;
   #201;
   Reset_n = 1;
   #20000;
   Key=1;
   #30000;
   Key = 0;
   #20000;
   Key = 1;
   #30000;
   Key = 0;
   #50000000;
   
   Key = 1;
   #30000;
   Key = 0;
   #20000;
   Key = 1;
   #30000;
   Key = 0;
   #20000;
   Key = 1;
   #50000000;   
   $stop; 
 end
endmodule


最终期望得到信号为：消除掉了滤波的信号

修改设计： 消除掉滤波 且可以根据   Key_Flag 和  Key_State 信号判断到底是按下还是释放。

```c
module key_filter(
    Clk,
    Reset_n,
    Key,
    Key_Flag,
    Key_State
);
    input Clk;
    input Reset_n;
    input Key;
    output Key_Flag;
    output reg Key_State;
    
    reg Key_P_Flag;
    reg Key_R_Flag;
    
    assign Key_Flag = Key_P_Flag | Key_R_Flag;
    
    reg [1:0] r_Key;
    always@(posedge Clk)
        r_Key <= {r_Key[0],Key};
        
//    always@(posedge Clk)begin
//        r_Key[0] <= Key;  
//        r_Key[1] <= r_Key[0];  
//    end 

    wire pedge_key;
    assign pedge_key = r_Key == 2'b01;
    wire nedge_key;
    assign nedge_key = r_Key == 2'b10;
    
    reg [19:0]cnt;
    
    reg [1:0]state;
    always@(posedge Clk or negedge Reset_n)
    if(!Reset_n)begin
        state <= 0;
        Key_R_Flag <= 1'b0;
        Key_P_Flag <= 1'b0;
        cnt <= 0;
        Key_State <= 1;
    end
    else begin
        case(state)
            0:
                begin
                    Key_R_Flag <= 1'b0;
                    if(nedge_key)
                        state <= 1;
                    else
                        state <= 0;
                end
            
            1:
                if((pedge_key)&&(cnt <1000000 -1))begin
                    state <= 0;
                    cnt <= 0;
                end
                else if(cnt >= 1000000 -1)begin
                    state <= 2;
                    cnt <= 0;
                    Key_P_Flag <= 1;
                    Key_State <= 0;
                end
                else begin
                    cnt <= cnt + 1'b1;
                    state <= 1;
                end
                
            2:
                begin
                    Key_P_Flag <= 0;
                    if(pedge_key)
                        state <= 3;
                    else
                        state <= 2;
                 end
                    
            3:
                if((nedge_key)&&(cnt <1000000 -1))begin
                    state <= 2;
                    cnt <= 0;
                end
                else if(cnt >= 1000000 -1)begin
                    state <= 0;
                    cnt <= 0;
                    Key_R_Flag <= 1'b1;
                    Key_State <= 1;
                end
                else begin
                    cnt <= cnt + 1'b1;
                    state <= 3;               
                end
        endcase   
    end
endmodule

`timescale 1ns / 1ps
module key_filter_tb();
    reg Clk;
    reg Reset_n;
    reg Key;
    wire Key_Flag;
    wire Key_State;    
    
    key_filter key_filter(
        Clk,
        Reset_n,
        Key,
        Key_Flag,
        Key_State
    );
    
    initial Clk = 1;
    always#10 Clk = ~Clk;
    
    initial begin
        Reset_n = 0;
        Key = 1;
        #201;
        Reset_n = 1;
        #3000;
        Key = 0;
        #20000;
        Key = 1;
        #30000;  
        Key = 0;
        #20000;
        Key = 1;
        #30000;
        Key = 0;
        #50000000;
        
        Key = 1;
        #30000;  
        Key = 0;
        #20000;
        Key = 1;
        #30000;
        Key = 0;
        #20000;
        Key = 1;               
        #50000000;
        $stop;   
    end
    
endmodule

修改TB文件：

`timescale 1ns / 1ps
module key_filter_tb2(  );
 reg  clk;
 reg Reset_n;
 reg Key;
 wire Key_Flag;
 wire Key_State;
 
 key_filter key_filter(
    Clk,
    Reset_n,
    Key,
//    Key_P_Flag,
//    Key_R_Flag,
    Key_Flag,
    Key_State
 );

initial clk = 1;
always#10 clk = ~clk;

initial begin
 Reset_n = 0;
 Key = 1;
 #201;
 Reset_n = 1;
 #3000;
 press_key(2);  //调用task，seed赋值为2
 $stop;
end

reg [31: 0] rand;  //协议规定产生一个32位的有符号随机数
 
 task press_key;
   input [3:0] seed;
    begin
    Key = 1;
    #20000000;
    repeat(5)begin          // 重复五次
      rand = {$random(seed)} %10000000;  //随机一个从0——9999999的数 
      #rand Key = ~ Key;
    end
    Key = 0;
    #40000000;
    
     repeat(5)begin
      rand = {$random(seed)} %10000000;
      #rand Key = ~ Key;
    end
    Key = 1;
    #40000000;
    end
endtask
endmodule

关于$random(seed)

r a n d o m 根 据 s e e d 来 产 生 随 机 数 。 s e e d 不 同 ， 产 生 的 随 机 数 的 序 列 也 不 同 。 而 且 ， 每 执 行 一 次 random根据seed来产生随机数。seed不同，产生的随机数的序列也不同。而且，每执行一次 random根据seed来产生随机数。seed不同，产生的随机数的序列也不同。而且，每执行一次random(seed)产生一个随机数，seed也自动更新一次。

在上面代码中，seed初始值被赋为2（也可以是1或其它数），在第一个时钟上升沿，rand_num取得的第一个随机数就是 r a n d o m ( 0 ) 产 生 的 ， s e e d 也 随 即 更 新 ； 在 第 二 个 时 钟 上 升 沿 时 ， r a n d n u m 取 得 第 二 个 随 机 数 ， 是 random(0)产生的，seed也随即更新；在第二个时钟上升沿时，rand_num取得第二个随机数，是 random(0)产生的，seed也随即更新；在第二个时钟上升沿时，randn​um取得第二个随机数，是random(更新后的seed)产生的，seed又随即更新；如此下去。

`timescale 1ns / 1ps
module key_filter(
   Clk,
  Reset_n,
  Key,
  Key_P_Flag,
  Key_R_Flag
    );
   input   Clk;
   input  Reset_n;
   input   Key;
 output reg  Key_P_Flag;
 output reg Key_R_Flag;
    
    reg [1:0] sync_key;
    always@(posedge Clk)
    r_Key <={sync_key[0],Key};     //防止亚稳态

 reg [1:0] r_Key;   
    always@(posedge Clk)
     r_Key <= {r_Key[0],Key};
     //    always@(posedge Clk)begin
//        r_Key[0] <= Key;  
//        r_Key[1] <= r_Key[0];  
//    end 

   wire pedge_key ;
   assign pedge_key = r_Key == 2'b01;
   wire nedge_key;
   assign nedge_key = r_Key == 2'b10;
    
    reg [19:0] cnt;
    reg [1:0] state;
    
    always@(posedge Clk or negedge Reset_n)
    if(!Reset_n)begin
    state <= 0;
    Key_P_Flag <= 1'b0;
    Key_R_Flag <= 1'b0;
    cnt <= 0;
    end
 else begin
     case(state) 
      0 : 
         begin
           Key_R_Flag <= 1'b0;
           if(nedge_key)
             state <= 1;
             else
              state <= 0;
     end
     1: 
         if((pedge_key)&&(cnt<=1000000-1))begin
            state <= 0;
            cnt <=0;
          end
          else  if(cnt>=1000000-1)
          begin
             state <= 2;
             Key_P_Flag <= 1;
             cnt<=0;
         end
         else 
            begin
             state <= 1;
             cnt <= cnt +1'b1;          
            end      
      
      2:
         begin
            Key_P_Flag <= 0;
         if(pedge_key)
            state <=  3;
          else
          state <= 2;   
  end
  
     3:
        if((nedge_key)&&(cnt <= 1000000 - 1))begin
        state<=2;
        cnt <= 0;
        end
       else if(cnt>=1000000-1)begin
         Key_R_Flag <= 1'b1;
         state <= 0;
         cnt <= 0;
         end
         else begin
            cnt <= cnt + 1'b1;
            state <= 3;
   end

 endcase   
end
endmodule
Hackerpeng777
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专栏目录
状态机实现按键消抖
小柚子的博客
09-17 1225
状态机实现按键消抖 module key_filter( Clk, //50M时钟输入 Rst_n, //模块复位 key_in, //按键输入 key_flag, //按键标志信号 key_state //按键状态信号 ); input Clk; input Rst_n; input key_in; output reg key_flag; output reg key_state; localparam IDEL =
使用状态机消进行按键消抖
key_d的博客
11-19 1183
在机械按键内部都会有弹簧，当我们按下时会发生抖动，这可能导致我们系统对电信号的判断有误。所以可以用状态机进行消抖，我的理解就是在只要按键保持的时间没有达到一定的数值，在这个中间的抖动对归为一种状态。设计START,F1,DOWN,F2这四种状态，只有当计数器记满20ms才会发生相应跳变。 先设计计数模块 对输入的单bit信号进行同步处理 最后用case语句写出4种状态的转变 写出激励文件，观察波形，输入波动的值随意跳动，不能超过20ms，不然认为是稳定的。 在抖动...
状态机按键-非常好的软件去抖程序
06-21
C语言编写的状态机按键，去抖效果好，支持长按设定，附有.c和.h文件，放入工程中引用头文件即可使用（先判定按下哪个按键，再返回该按键的具体状态——无效、短按、长按） ps （24.4.12）：不要再下载了！你们下载的分全部落入了csdn的口袋中！坚决抵制csdn的这种行为！
按键状态机消抖（上）
ldl666999的博客
09-15 587
按键状态机消抖，可以用于大部分键盘，区别就只有获取键值部分，消抖状态机通用。
FPGA-状态机实现按键消抖
qq_43409587的博客
02-22 786
状态机实现按键消抖
基于状态机的单片机按键短按长按功能的实现 (1).pdf
07-12
为了解决这些问题，通过引入状态机的概念，可以将按键的整个过程分为几个状态，用状态转移图来表示状态之间的转移关系，从而更加有效地处理按键事件。 3. 状态机实现按键短按长按功能 文章提出了一种基于状态机的...
c语言按键状态机,C语言状态机编程思想
weixin_31588005的博客
05-18 1060
原标题：C语言状态机编程思想有限状态机概念有限状态机是一种概念思想，把复杂的控制逻辑分解成有限个稳定状态，组成闭环系统，通过事件触发，让状态机按设定的顺序处理事务。单片机C语言的状态机编程，是利用条件选择语句(switch、case或者if、else)切换状态，通过改变状态机状态，让程序按设定的顺序执行。有限状态机由有限的状态和相互之间的转移构成，在任何时候只能处于给定数目的状态中的一个。当接收到...
单片机裸奔之状态机浅谈
07-28
状态机的表示形式多样，可以通过文字描述、状态图或状态转移表来呈现。例如，对于按键处理，可以定义不同的状态如释放、抖动、闭合等，并规定何时从一个状态转移到另一个状态。 在单片机裸奔（不依赖操作系统）的...
verilog有限状态机实验报告(附源代码).pdf
07-11
1. Anti_dither.v：该模块负责去除按键抖动，通过计时器在按下按钮超过10ms时产生稳定的脉冲信号。 2. Num.v：接收去抖动后的按键信号和输入序列，根据时钟和复位信号更新num寄存器，用于数码管显示。 3. Scan.v：...
按键抖动及软件去抖
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FPGA的按键消抖之初学状态机
weixin_44558238的博客
10-02 221
那么如何解决这个问题呢？状态1：空闲状态：此时等待按下操作的来临，当按下操做的来临，当按下操作来临后，检测到下降沿即即开始计时，转移到状态2，否则保持状态1不变。状态2：按下抖动状态：20ms的计时状态，当计数小于20ms时检测到了上升沿，则返回状态1，当20ms内没有检测到上升沿时，则转到状态3。状态4：释放抖动状态：20ms的计时状态，当计数小于20ms时检测到了下降沿，则返回状态3，当20ms内没有检测到下降沿时，则转到状态1。理想状态下，按键的波形图如图所示，按下即变为低电平，释放即变为高电平。
按键消抖模块的状态机实现
McEv0y的博客
08-26 1307
本文描述了一个用Verilog编写、状态机实现的按键消抖模块。
【FPGA学习】按键消抖
jkgkj的博客
07-17 572
上面的时序图 大致描述了按键消抖的主要思路：由key_r1和key_r2形成两个边沿触发信号上升沿（cnt_pos）和 下降沿信号（cnt_neg），计数器cnt根据cnt_pos和cnt_neg来判断开始计数和终止计数。当计数器记满20ms后产生key_flag信号，并且key_state跳转低电平，整个前抖动滤除动作完成，后抖动同样道理。...
【FPGA】按键消抖
li_lys的博客
12-10 1503
一、简介 按键消抖通常的按键所用开关为机械弹性开关，当机械触点断开、闭合时，由于机械触点 的弹性作用，一个按键开关在闭合时不会马上稳定地接通,在断开时也不会一下子断开。因而在闭合及断开的瞬间均伴随有一连串的抖动，为了不产生这种现象而作的措施就是按键消抖。按键消抖就是在按键按下抖动最后一个下降沿延时20ms。 二、时序图和状态图 这里按键消抖可以用计数器做和状态机做时序图我只画了一个 按键消抖时序图 状态机状态转换图 三、程序 计数器消抖 module key_filter #(parameter K
FPGA-状态机的实现实例（按键的消抖）
Vuko_Coding Zone
10-21 3633
大致思路有了，如何设计实现呢？貌似这是一个很复杂的设计，实则不然，FSM的本质就是对具有逻辑规律和时序逻辑的事物的描述，采用FSM设计，问题迎刃而解！ 　　1、从状态变量入手，分析状态变量： 　　　　IDLE：按键空闲状态（由于上拉电阻的作用，按键未被按下时保持高电平）; 　　　　FILTER_DOWN：按下滤波状态； 　　　　DOWN：按下稳定状态； 　　　　FILTER_UP：释放滤...
【FPGA】状态机写按键消抖
weixin_45888898的博客
12-07 780
文章目录一、状态机原理二级目录三级目录 一、状态机原理 状态(FSM)，又称有限状态机， 一段式状态机 一段式状态机似乎是一锅端，把所有逻辑（包括输入，输出，状态）都在一个always里解决了，这种写法看上去好像很简洁，但是往往不利于维护，这种写法不太推荐，但是在一些简单的状态机中还是可以使用的。 两段式状态机是一种常用的写法，他把时序逻辑和组合逻辑划分开来，时序逻辑里进行当前逻辑和下一逻辑的切换，组合逻辑里实现各个输入输出及状态判断，这种写法相对容易维护，不过组合逻辑输出较容易出现毛刺等常见问题。 三段式
按键消抖设计
xxgyh
07-04 2154
项目名称 按键消抖设计 具体要求 独立按键消抖并控制4个led二进制增加显示 设计说明 按键分类比较多，这里主要以普通按键为例进行设计，按键未按下时IO口为高电平，按下时为低电平，当按下或者松开的时候会产生额外的物理抖动。产生抖动的次数与间隔是不确定的，一般情况下单次抖动的总时间会在20ms之内。 一般用软件实现按键消抖，在消抖之前先消除亚稳态，因为按键对FPGA来说是外部信号，先对按键信号进行同步处理，对按键信号寄存两次进行输出，同步到fpga时钟上。设计一个20ms的计数器，对按键消抖进
有向图实现状态转换控制
我思故我在
07-23 861
前言： 很多年前学的有向图无向图，当时感觉并无啥实用- - ，有个单据业务，需要转换单据状态，比如只能从A状态转换到B状态，这种检查每个都写比较散，然后就想写个总的把单据控制起来。 目标：为了控制单据状态转换 状态图： 如图，经过某些操作，单据的状态都会转换，如果单据已经在B状态，又重复做了A到B状态转换的操作，就会出现问题，虽然前端做了各种限制，但是为了安全，在后端也要做...
FPGA自学教程 08 使用状态机实现按键消抖
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为了梦想而努力奋斗
06-19 233
按键抖动是按键在日常工作中，经常出现的现象，为了避免该现象，设计了一个按键抖动消除的实验。双非硕士 研一下学期视觉转。长路漫漫，但希望前途光明。（在b站跟小梅哥视频）
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