03_简单组合逻辑 --- 译码器

1. 实验目标

设计并仿真验证 3-8 译码器

2. 真值表

3. 波形图

4. RTL

module decoder3_8
(
	input  wire  in1, //位宽为1，可以省略
	input  wire  in2,
	input  wire  in3,
	// output reg   out  //这个out是reg类型，因为他在always中被执行赋值操作
	output reg [7:0] out 
	
);
/*
always@(*)
	begin
		if({in1,in2,in3} == 3'b000)
			begin
				out = 8'b0000_0001;
			end
		else if({in1,in2,in3} == 3'b001)
			begin
				out = 8'b0000_0010;
			end
		else if({in1,in2,in3} == 3'b010)
			begin
				out = 8'b0000_0100;
			end
		else if({in1,in2,in3} == 3'b011)
			begin
				out = 8'b0000_1000;
			end
		else if({in1,in2,in3} == 3'b100)
			begin
				out = 8'b0001_0000;
			end
		else if({in1,in2,in3} == 3'b101)
			begin
				out = 8'b0010_0000;
			end
		else if({in1,in2,in3} == 3'b110)
			begin
				out = 8'b0100_0000;
			end
		else if({in1,in2,in3} == 3'b111)
			begin
				out = 8'b1000_0000;
			end
		else
			begin
				out = 8'b0000_0001;
			end
	end 
*/
always@(*)
	begin
		case({in1,in2,in3})
			3'b000:out = 8'b0000_0001;
			3'b001:out = 8'b0000_0010;
			3'b010:out = 8'b0000_0100;
			3'b011:out = 8'b0000_1000;
			3'b100:out = 8'b0001_0000;
			3'b101:out = 8'b0010_0000;
			3'b110:out = 8'b0100_0000;
			3'b111:out = 8'b1000_0000;
			default: out = 8'b0000_0001;
		endcase
	end
	


endmodule

5. testbench

`timescale 1ns/1ns
// 在这里面不需要对端口进行定义
module tb_decoder3_8();

//因为 testbench 不对外进行信号的输入输出，只是自己产生
//激励信号提供给内部实例化待测 RTL 模块使用，所以端口列表
//中没有内容，只是列出“()”，当然可以将“()”省略，括号
//后有个“;”不要忘记
//要在 initial 块和 always 块中被赋值的变量一定要是 reg 型
//在 testbench 中待测试 RTL 模块的输入永远是 reg 型变量


 //输出信号，我们直接观察，也不用在任何地方进行赋值
 //所以是 wire 型变量（在 testbench 中待测试 RTL 模块的输出永远是 wire 型变量）

reg in1;
reg in2;
reg in3;

 //输出信号，我们直接观察，也不用在任何地方进行赋值
 //所以是 wire 型变量（在 testbench 中待测试 RTL 模块的输出永远是 wire 型变量）
wire [7:0] out;

//初始化值在没有特殊要求的情况下给 0 或 1 都可以。如果不赋初值，仿真时信号
//会显示为不定态（ModelSim 中的波形显示红色）

initial
//在仿真中 begin...end 块中的内容都是顺序执行的，
//在没有延时的情况下几乎没有差别，看上去是同时执行的，
//如果有延时才能表达的比较明了；
//而在 rtl 代码中 begin...end 相当于括号的作用，
//在同一个 always 块中给多个变量赋值的时候要加上
	begin 
		in1 <= 1'b0;
		in2 <= 1'b0;
		in3 <= 1'b0;
	end
//in1:产生输入随机数，模拟输入端 1 的输入情况
always #10 in1 <= {$random} % 2;//取模求余数，产生随机数 1'b0、1'b1//每隔 10ns 产生一次随机数
//in2:产生输入随机数，模拟输入端 2 的输入情况
always #10 in2 <= {$random} % 2;
//sel:产生输入随机数，模拟选择端的输入情况
always #10 in3 <= {$random} % 2;
//下面的语句是为了在 ModelSim 仿真中直接打印出来信息便于观察信号变化的状态
//也可以不使用下面的语句而直接观察仿真出的波形

initial 
	begin
		$timeformat(-9, 0, "ns", 6);//设置显示的时间格式，此处表示的是(打印时间单
		//位为纳秒，小数点后打印的小数位为 0 位，时间值
		//后打印的字符串为“ns”，打印的最小数量字符为 6 个)

		//只要监测的变量（时间、in1, in2, sel, out）发生变化，就会打印出相应的信息
		$monitor("@time %t:in1=%b in2=%b in3=%b out=%b",$time,in1,in2,in3,out);
	end
//------------------------------------------------------------
//待测试 RTL 模块的实例化，相当于将待测试模块放到测试模块中，并将输入输出对应连接上
//测试模块中产生激励信号给待测试模块的输入，以观察待测试模块的输出信号是否正确
//------------------------------------------------
decoder3_8 decoder3_8_inst //第一个是被实例化模块的名子，第二个是我们自己定义的在另一个
//模块中实例化后的名字。同一个模块可以在另一个模块中或不同的
//另外模块中被多次实例化，第一个名字相同，第二个名字不同
(
	//前面的“in1”表示被实例化模块中的信号，后面的“in1”表示实例化该模块并要和这个
	//模块的该信号相连接的信号（可以取名不同，一般取名相同，方便连接和观察）
	//“.”可以理解为将这两个信号连接在一起
	.in1(in1), //input in1
	.in2(in2), //input in2
	.in3(in3), //input in3
	 
	.out(out) //output [7:0] out
);
 
endmodule