FPGA串口接收

最新推荐文章于 2024-08-20 10:34:34 发布
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分类专栏： FPGA硬件学习 文章标签： fpga开发 学习 笔记 硬件工程
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/Hilaryw/article/details/137495375
版权
本文详细解释了UART串口接收的工作原理，包括数据采样、高低电平统计、起始位检测以及如何根据不同的波特率调整计数器。通过实例展示了如何实现基于边沿检测的串口数据接收过程。
摘要由CSDN通过智能技术生成

// 串口接收原理：
// 基本原理：采样
// 思路：一位数据采样多次，统计高低电平出现的次数，次数多的为该位的电平值
//      例：采样7次，每次的结果相加，最终的结果：0、1、2、3为低电平，4、5、6、7为高电平
//      将一个数据分为16段，舍弃前5段和后4段，取中间7段进行采样
// 起始位检测：通过边沿检测电路

// Create Date: 2024/04/05 13:44:12
// Design Name: hilary
// Module Name: uart_byte_rx
// 串口接收原理：
// 基本原理：采样
// 思路：一位数据采样多次，统计高低电平出现的次数，次数多的为该位的电平值
//      例：采样7次，每次的结果相加，最终的结果：0、1、2、3为低电平，4、5、6、7为高电平
//      将一个数据分为16段，舍弃前5段和后4段，取中间7段进行采样
// 起始位检测：通过边沿检测电路
// 波特率设为：9600
// 计数器：1000000000/9600/16/20 = 325
// 计数325产生一个bps_clk

// 波特率设为：115200
// 计数器：1000000000/115200/16/20 = 27
// 计数27产生一个bps_clk

// 波特率设为：9600
// 计数器：1000000000/9600/16/20 = 325
// 计数325产生一个bps_clk

// 波特率设为：115200
// 计数器：1000000000/115200/16/20 = 27
// 计数27产生一个bps_clk


module uart_byte_rx(
    Clk,
    Reset_n,
    Baud_Set,
    uart_rx,
    Data,
    Rx_Done);

    input Clk;
    input Reset_n;
    input [2:0] Baud_Set;
    input uart_rx;
    output reg [7:0] Data;
    output reg Rx_Done;

    //边沿检测
    reg [1:0] uart_rx_r;
    always @(posedge Clk) begin
        uart_rx_r[0] <= uart_rx;
        uart_rx_r[1] <= uart_rx_r[0];  
    end

    wire pedge_uart_rx;
    // assign pedge_uart_rx = ((uart_rx_r[1] == 0) && (uart_rx_r[1] == 1));
    assign pedge_uart_rx = (uart_rx_r == 2 'b01);

    wire nedge_uart_rx;
    // assign nedge_uart_rx = ((uart_rx_r[1] == 1) && (uart_rx_r[1] == 1));
    assign nedge_uart_rx = (uart_rx_r == 2 'b10);

    // 波特率设置
    reg [8:0] Bps_DR;
    always@(*)
        case (Baud_Set)
            0 : Bps_DR = 1000000000/9600/16/20 - 1;
            1 : Bps_DR = 1000000000/19200/16/20 - 1;
            2 : Bps_DR = 1000000000/38400/16/20 - 1;
            3 : Bps_DR = 1000000000/57600/16/20 - 1;
            4 : Bps_DR = 1000000000/115200/16/20 - 1;
            default: Bps_DR = 1000000000/9600/16/20 - 1;
        endcase

    wire bps_clk_16x;
    assign bps_clk_16x = (div_cnt == Bps_DR / 2);
    reg [8:0] div_cnt;

    //使能电平计数信号
    reg RX_EN;
    always @(posedge Clk or negedge Reset_n) begin
        if (!Reset_n) begin
            RX_EN <= 0;
        end
        else if (nedge_uart_rx) begin
            RX_EN <= 1;
        end
        else if (Rx_Done || (sta_bit >=  4)) begin
            RX_EN <= 0;
        end  
    end  

    //分频计数器
    always @(posedge Clk or negedge Reset_n) begin
        if (!Reset_n) begin
            div_cnt <= 0;
        end
        else if (RX_EN) begin
            if (div_cnt == Bps_DR) begin
                div_cnt <= 0;
            end
            else
                div_cnt <= div_cnt  + 1 'b1;
        end
        else
            div_cnt <= 0; 
    end

    reg [7:0] bps_cnt ;
    always @(posedge Clk or negedge Reset_n) begin
        if (!Reset_n) begin
            bps_cnt <= 0;
        end
        else if (RX_EN) begin
                     if (bps_clk_16x) begin
                            if (bps_cnt == 160) begin
                                bps_cnt<= 0;
                            end
                            else 
                                bps_cnt <= bps_cnt + 1 'b1;
                    end
                
                     else
                         bps_cnt <= bps_cnt;
                end
                else
                     bps_cnt <= 0;
    end
    

    //接收数据
    // reg width name number 二维寄存器
    // reg 位宽 名字 数量
    reg [2:0] r_data[7:0];
    reg [2:0] sta_bit;
    reg [2:0] sto_bit;

    always @(posedge Clk or negedge Reset_n) begin
        if (!Reset_n) begin
            sta_bit <= 0;
            sto_bit <= 0;

            r_data[0] <= 0;
            r_data[1] <= 0;
            r_data[2] <= 0;
            r_data[3] <= 0;

            r_data[4] <= 0;
            r_data[5] <= 0;
            r_data[6] <= 0;
            r_data[7] <= 0;
        end
        else if(bps_clk_16x) begin
            case (bps_cnt)
                0 : begin
                        sta_bit <= 0;
                        sto_bit <= 0;

                        r_data[0] <= 0;
                        r_data[1] <= 0;
                        r_data[2] <= 0;
                        r_data[3] <= 0;

                        r_data[4] <= 0;
                        r_data[5] <= 0;
                        r_data[6] <= 0;
                        r_data[7] <= 0;
                    end
                5,6,7,8,9,10,11 : sta_bit <= sta_bit + uart_rx; 
                21,22,23,24,25,26,27 : r_data[0] <= r_data[0] + uart_rx;
                37,38,39,40,41,42,43 : r_data[1] <= r_data[1] + uart_rx;
                53,54,55,56,57,58,59 : r_data[2] <= r_data[2] + uart_rx;
                69,70,71,72,73,74,75 : r_data[3] <= r_data[3] + uart_rx;
                
                85,86,87,88,89,90,91 : r_data[4] <= r_data[4] + uart_rx;
                101,102,103,104,105,106,107 : r_data[5] <= r_data[5] + uart_rx;
                117,118,119,120,121,122,123 : r_data[6] <= r_data[6] + uart_rx;
                133,134,135,136,137,138,139 : r_data[7] <= r_data[7] + uart_rx;
                
                149,150,151,152,153,154,155 : sto_bit <= sto_bit + uart_rx;
                default: ;
            endcase
        end
    end

    always @(posedge Clk or negedge Reset_n) begin
        if (!Reset_n) begin
            Data <= 0;
        end
        else if (bps_clk_16x && (bps_cnt == 159) ) begin
            Data[0] <= (r_data[0] >= 4)? 1 'b1:1 'b0;
            Data[1] <= (r_data[1] >= 4)? 1 'b1:1 'b0;
            Data[2] <= (r_data[2] >= 4)? 1 'b1:1 'b0;
            Data[3] <= (r_data[3] >= 4)? 1 'b1:1 'b0;

            Data[4] <= (r_data[4] >= 4)? 1 'b1:1 'b0;
            Data[5] <= (r_data[5] >= 4)? 1 'b1:1 'b0;
            Data[6] <= (r_data[6] >= 4)? 1 'b1:1 'b0;
            Data[7] <= (r_data[7] >= 4)? 1 'b1:1 'b0;
        end
    end

    
    always @(posedge Clk or negedge Reset_n) begin
        if (!Reset_n) begin
            Rx_Done <= 0;
        end
        else if ((div_cnt == Bps_DR/2) && (bps_cnt == 160))begin
            Rx_Done <= 1;
        end
        else
            Rx_Done <= 0;
     end
endmodule

仿真测试：

module uart_byte_re_tb();
    reg Clk;
    reg Reset_n;
    wire [2:0] Baud_Set;
    reg uart_rx;
    wire [7:0] Data;
    wire Rx_Done;

    assign Baud_Set = 4;

    uart_byte_rx uart_byte_rx(
        Clk,
        Reset_n,
        Baud_Set,
        uart_rx,
        Data,
        Rx_Done);


    initial Clk = 1;
    always#10 Clk = ~Clk;

    initial begin
        Reset_n <= 0;
        #201;
        Reset_n <= 1;
        #200;
        uart_tx_byte(8 'h5a);

        #90000;
        uart_tx_byte(8 'ha5);

        #90000;
        uart_tx_byte(8 'h86);

        #90000;        
        $stop;
    end    
    task uart_tx_byte;
        input [7:0] tx_data;
        begin
            uart_rx = 1;
            #20;
            uart_rx = 0;
            #8680;
            uart_rx = tx_data[0];
            #8680;
            uart_rx = tx_data[1];
            #8680;
            uart_rx = tx_data[2];
            #8680;
            uart_rx = tx_data[3];
            
            #8680;
            uart_rx = tx_data[4];
            #8680;
            uart_rx = tx_data[5];
            #8680;
            uart_rx = tx_data[6];
            #8680;
            uart_rx = tx_data[7];
            #8680;
            uart_rx = 1;
            #8680;
        end
        endtask
endmodule

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本项目“FPGA串口接收Demo”着重于使用FPGA实现串行通信接口的接收功能。串口通信是数字系统中常见的通信方式，例如UART（通用异步收发传输器），它简单、实用，适用于短距离低速率的数据传输。 串口通信的基本概念...
fpga串口接收发送数据，通过ram存储数据。
10-23
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FPGA串口多字节收发
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在"FPGA串口多字节收发"的项目中，关键任务是设计一个能够接收和发送多个字节数据的串口控制器。这个控制器通常包括以下几个核心模块： 1. **波特率发生器**：负责生成串口通信所需的时钟信号，以匹配发送和接收端...
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05-15
本项目聚焦于"FPGA串口接收仿真测试"，通过Verilog语言编写实现，包括串口代码和testbench，旨在验证FPGA在串口通信中的接收功能。 首先，我们需要理解串口通信的基本原理。串口通信是指数据以串行方式传输，通常...
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01-15
上传的工程是Quartus 17.1的，Verilog 代码，功能是串口不停发送1-255的数字，然后把串口接收到的数据打印。同时LED1上电后开始1s频率呼吸，当收到“aa”时LED2开始1s频率呼吸，收到“bb”时LED2熄灭。0积分分享给...
FPGA中BootROM的作用
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这包括了解计算机如何工作（硬件与软件的关系）、熟悉基本的数据类型（如整数、浮点数、字符串等）、掌握条件语句和循环结构以实现逻辑判断与重复执行、以及理解函数和模块的概念以实现代码的复用和模块化。从古老的汇编语言到现代的Python、Java、C++等高级语言，每一种语言都有其独特的优势和适用场景，为开发者提供了广阔的选择空间。在数字化浪潮席卷全球的今天，编程已不再是计算机科学专业人士的专属领地，它如同一把钥匙，解锁了通往未来世界的无数可能。在这个充满变革的时代，掌握编程技能，就是掌握了开启未来之门的钥匙。
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将文字图像生成0和255的二值化图像，使文字部分为黑色（根据实际情况需要考虑反色），然后将文字图像和纹理图像直接相加，文字图像黑色（值为0）的部分相加后为纹理图像的颜色，文字图像白色（值为255）的部分相加后保持白色（255）。8、将加密图像1（mEncPart）和黑色图像2（mnoEncPart）进行直接相加，去除黑色部分，生成背景不加密+区域加密的最终图像（mResult）。4、加密图像（mEnc）和随机值图像（mKey）进行Xor操作，将加密图像解密，生成解密图像（mDec）。
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EmguCV学习笔记 VB.Net 2.6 IInputArray和IOutputArray接口
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教程相关说明获得pdf教程和代码。
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