导言
Q3a这题要求使用尽量少的状态,那就按照状态图给的A和B两种状态来设计(虽然我感觉多加几个状态,这个电路的设计能够更简洁一些)。
- 状态A相当于空闲状态,进入状态B后连续检测每3个时钟周期内1的个数。如果正好检测到2个1则输出高,否则输出低。
思路
- key1:每3个时钟周期为一循环,则定义一个计数器cyc_cout,其值为0、1、2、0、1、2……计数值为0时开始计算1的个数。
- key2:根据波形图来看,当计数器进入下一周期时(计数值cyc_cout为0)判断1的个数是否为2个,注意此时使用组合逻辑。
- key3:进入新的计数周期以后,1的统计值w_cout应复位。由于是连续检测,即使刚进入下一周期即cyc_cout为0这一时刻也要统计1的个数,所以要考虑此时w是否为1:为1则w_cout复位到1,否则复位到0。
代码
module top_module (
input clk,
input reset, // Synchronous reset
input s,
input w,
output z
);
parameter A=1'b0,B=1'b1;
reg state,next;
reg [1:0] cyc_cout,w_cout;
always@(posedge clk) begin
if(reset) begin
state <= A;
end
else begin
state <= next;
end
end
always@* begin
case(state)
A: next = s ? B:A;
B: next = B;
endcase
end
always@(posedge clk) begin
if(reset) begin
cyc_cout <= 2'b0;
end
else if(state == B) begin
if(cyc_cout == 2'd2) begin
cyc_cout <= 2'd0;
end
else begin
cyc_cout <= cyc_cout + 1'd1;
end
end
else begin
cyc_cout <= 2'b0;
end
end
always@(posedge clk) begin
if(reset) begin
w_cout <= 2'd0;
end
else if(state == B) begin
if(cyc_cout == 2'd0) begin
w_cout <= w ? 2'd1:2'd0; //key point
end
else if(w == 1'b1) begin
w_cout <= w_cout + 1'd1;
end
else begin
w_cout <= w_cout;
end
end
else begin
w_cout <= 2'd0;
end
end
always@* begin
case(state)
A: z = 1'b0;
B: z = (cyc_cout == 2'd0 && w_cout == 2'd2);
endcase
end
endmodule
小结
- 状态机与计数器的搭配在电路设计中比较常见,应熟练掌握。关键是要搞清楚计数值与状态及转换的关系。
- 一点感想:电路设计是一个从电路到代码的过程,厘清了输入与输出的关系之后,用HDL描述电路是比较自然的。反之,根据代码推电路往往让人头大。