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参考：https://support.xilinx.com/s/question/0D54U000084fgYtSAI/cannot-find-lwlstartgrouplxillgcclcendgroup?在Settings -> Tools Settings -> ARM v7 gcc linker -> Libraries 中，若相关信息，删除即可。：vitis创建新工程，将ADI例程no-OS的源代码文件复制到相应文件夹下，在添加路径后编译时，代码部分无错误，出现错误如下图所示。
2024-02-27 17:33:44
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原创 学习笔记——7系列FPGA CLB
xilinx官方文档 UG474 （7 Series FPGAs Configurable Logic Block User Guide）学习记录
2022-06-13 16:58:45
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原创 vivado IP核被锁解决方法
方法1：1.点击Report–>Report IP Status。2.勾选被锁的IP核，点击Upgrade Selected方法2：遇到Upgrade Selected无法点击的情况时，在Tcl Console执行命令：upgrade_ip [get_pis]若过程中提示： [Common 17-69] Command failed: No IP specified. Please specify IP with 'objects'原因是工程路径存在中文，修改为英文路径即可。
2021-08-05 09:44:51
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原创 HDLBits练习-Verfication: Writing Testbenches
HDLBits练习Verfication: Writing Testbenches题1：Clockmodule top_module (); reg clk; always begin clk=1'b0; #5 clk=1'b1; #5; end dut u0(.clk(clk));endmodule题2： Testbench1module top_module ( output reg A, outp
2021-07-23 15:06:33
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原创 HDLBits练习-Build a circuit dorm a smulation waveform
HDLBits练习Verification:Reading Simulations-Build a circuit dorm a smulation waveform题1：Combinational circuit 1module top_module ( input a, input b, output q );// assign q = a & b; // Fix meendmodule题2：Combinational circuit 2modu
2021-07-23 11:02:30
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原创 HDLBits练习-Finding bugs in code
HDLBits练习Verification:Reading Simulations-Finding bugs in code题目1：Muxmodule top_module ( input sel, input [7:0] a, input [7:0] b, output [7:0]out ); assign out = (sel)? a : b;endmodule题目2：NAND
2021-07-22 19:42:57
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原创 HDLBits练习-Building Larger Circuits
HDLBits练习Circuits-Building Larger Circuits题1:Counter with period 1000module top_module ( input clk, input reset, output [9:0] q); always@(posedge clk)begin if(reset) q<=10'd0; else q<=(q==10'd99
2021-07-22 18:58:01
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原创 HDLBits练习-有限状态机(FSM)（6）
HDLBits练习Circuits-Sequential Logic-Finite State Machines（6）题32：Q2a: FSMmodule top_module ( input clk, input resetn, // active-low synchronous reset input [3:1] r, // request output [3:1] g // grant); parameter A=2'd0,B=2'd1,C=2'
2021-06-28 11:09:49
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原创 HDLBits练习-有限状态机(FSM)（5）
HDLBits练习Circuits-Sequential Logic-Finite State Machines（5）题25：Q3b: FSMmodule top_module ( input clk, input reset, // Synchronous reset input x, output z); reg [2:0]state,next_state; always@(*)begin case(state)
2021-05-21 17:29:37
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原创 HDLBits练习-有限状态机(FSM)（4）
HDLBits练习Circuits-Sequential Logic-Finite State Machines（4）题20：Sequence recognitionmodule top_module( input clk, input reset, // Synchronous reset input in, output disc, output flag, output err ); reg [3:0]state,next_s
2021-05-10 17:29:57
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原创 HDLBits练习-有限状态机(FSM)（3）
HDLBits练习Circuits-Sequential Logic-Finite State Machines（3）题14：One-hot FSMmodule top_module( input in, input [9:0] state, output [9:0] next_state, output out1, output out2); assign next_state[0]=~in & (|{state[4:0], state[9:7
2021-05-06 17:30:08
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原创 HDLBits练习-有限状态机(FSM)（2）
HDLBits练习Circuits-Sequential Logic-Finite State Machines（2）题9：Design a Moore FSMmodule top_module ( input clk, input reset, input [3:1] s, output fr3, output fr2, output fr1, output dfr); reg [2:0]sd; always@(posedg
2021-05-05 23:22:58
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原创 Verilog语法学习-有限状态机(FSM)
定义有限状态机（Finite-State Machine，FSM）表示有限个状态以及在这些状态之间的转移和动作等行为的数学模型。要素状态机可归纳为4个要素，即现态、条件、动作、次态。现态：是指当前所处的状态。条件：又称为“事件”。当一个条件被满足，将会触发一个动作，或者执行一次状态的迁移。动作：条件满足后执行的动作。动作执行完毕后，可以迁移到新的状态，也可以仍旧保持原状态。动作不是必需的，当条件满足后，也可以不执行任何动作，直接迁移到新状态。次态：条件满足后要迁往的新状态。“次态”是相对于“现
2021-04-22 14:34:37
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原创 HDLBits练习-有限状态机(FSM)（1）
HDLBits练习Circuits-Sequential Logic-Finite State Machines（1）题1：Simple FSM 1 (asynchronous reset)module top_module( input clk, input areset, // Asynchronous reset to state B input in, output out); parameter A=0, B=1; reg state
2021-04-22 14:26:31
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原创 HDLBits练习——More Circuits
HDLBits练习Circuits-Sequential Logic-More Circuits题1：Rule 90module top_module( input clk, input load, input [511:0] data, output [511:0] q ); integer i; always@(posedge clk)begin if(load) q<=data; el
2021-04-21 16:07:36
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原创 HDLBits练习-移位寄存器
HDLBits练习Circuits-Seqential Logic-Shift Registes题1：4-bit shift registermodule top_module( input clk, input areset, // async active-high reset to zero input load, input ena, input [3:0] data, output reg [3:0] q); always@(pos
2021-04-21 14:11:16
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