HDLBits_Fsm serialdata刷题记录

最新推荐文章于 2024-10-27 20:19:47 发布

Jennywangup

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文章标签： fpga开发

本文链接：https://blog.csdn.net/Jennywangup/article/details/128121031

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这篇博客记录了在HDLBits平台上关于FPGA开发的一道题目，重点在于设计用于输出数据的有限状态机。通过使用移位寄存器，作者解决了数据序列方向相反的问题，实现了从输入in开始，最早输入的数据作为最低位的右移寄存器方案。

摘要由CSDN通过智能技术生成

这道题的有限状态机部分和上一题相同，主要部分是输出数据的设计

一开始我就想到用移位寄存器，这个题和前面有道题的数据顺序是相反的，in作为输入，最早输入的数据是最低位所以实现起来也是右移寄存器。

out <= {in, out[7:1]};

module top_module(
    input clk,
    input in,
    input reset,    // Synchronous reset
    output [7:0] out_byte,
    output done
); //
	parameter IDLE = 4'd0, START = 4'd1, DATA = 4'd2, STOP = 4'd3, ERROR = 4'd4;
    reg[2:0] STATE, NEXT_STATE;
    reg[2:0]counter1;
    reg[7:0]out;
    // Use FSM from Fsm_serial
    //FSM PART
    always @ (*)begin
        case(STATE)
            IDLE:NEXT_STATE = in ? IDLE : START;
            START:NEXT_STATE = DATA;
            DATA:NEXT_STATE = (counter1 == 4'd7) ? (in ? STOP : ERROR) : DATA;
            S