GRANDMICRO有容微分享关于几种PCIe（100MHz HCSL）时钟输出的实现方法和参考设计

GRANDMICRO有容微分享关于几种PCIe（100MHz HCSL）时钟输出的实现方法和参考设计由原厂授权一级代理分销经销通路供应商KOYUELEC光与电子0755-82574660，82542001为您提供方案设计，谢谢！

PCIe
(Peripheral Component Interconnect express) 是一种高速串行计算机扩展总线标准，属于高速串行点对点双通道高带宽差分传输，有效提高数据传输的速度和准确性，PCIe协议下的参考时钟基本为100MHz HCSL(High-speed Current Steering Logic）电平接口时钟，要求确保数据传输的正确性和稳定性，解决时钟抖动、偏移和噪声问题。比如，PCIe Gen3要求收发端参考时钟频率稳定性在±300ppm以内、RMS抖动不超过1.0ps，Gen5要求频率稳定性±100ppm以内、RMS抖动不超过0.15ps：

一、PCIe时钟架构

PCIe 时钟架构是指 PCIe 系统中收发端设备给定参考时钟的方案。PCIe 有 3 种时钟架构，分别为：

1. Common Clock Architecture (即常说的CC架构)；

2. Separate Clock Architecture;

3. Data Clock Architecture;