PCIE扩频时钟及参考时钟要求

最新推荐文章于 2024-07-11 09:00:00 发布
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分类专栏： PCIE 文章标签： PCIE 扩频时钟 SSC 同源时钟
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本文介绍了PCIE系统中扩频时钟（SSC）的应用，旨在减少电磁干扰。SSC通过可控的时钟抖动降低峰值能量，主要在PCIE和USB中使用。内容涵盖扩频时钟的频域特性、不同扩频模式，以及PCIE的三种时钟架构——Common Clock、Separate Clock和Data Clock，并强调了时钟抖动要求。
摘要由CSDN通过智能技术生成
Spread Spectrum Clocking

1. 概述

  Spread Spectrum Clocking（扩频时钟）是采用一种可控的方式使系统时钟抖动以减少峰值能量的过程。主要是为了尽量减少电磁干扰(EMI)，主要应用在PCle和USB应用中。与非调制时钟相比，扩频时钟具有相对较高的抖动，应确保下游元件能够承受扩频调制带来的抖动。

2. 频域显示典型时钟和扩频时钟

  下图为典型PCIE 时钟100MHz的频域上的波形，幅值为0.5dBm。
在这里插入图片描述

图1. 典型时钟频域上的波形

  下图为扩频时钟的频域上的波形。
在这里插入图片描述

图2. 扩频时钟频域上的波形

3. 扩频时钟

  实际的扩频波形是通过频率调制载波产生的。对于PCle扩频时钟，方波载波(通常为100MHz)由频率为30-33kHz的三角波进行频率调制。选择三角波调制的幅度，使其扩展幅度为标称载波频率的0.5%。
  其中扩频包括“向下扩频”和“中心扩频”，“向下扩频”说明载波被调制到更低的频率，而不是更高的频率，因此扩频信号的最大频率与标称时钟频率（100MHz）相同。最低频率比载波低0.5%，为99.5MHz。扩频的另一种

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专栏目录
FPGA/ASIC+SSC扩频三角波调制+90度相位差+Verilog模型
03-08
SSC扩频时钟，其目的：为了降低与信号基频相关（包含信号本身以及谐波）的EMI（Electromagnetic interference）辐射，以减少系统之间的干扰。该技术广泛用于微处理器、PCIe、USB等高速协议中。 扩频时钟使用调制来实现频谱功率的扩展。载波信号通常是高频时钟信号，与低频调制器信号进行调制。虽然整体能量不变，但峰值功率降低。峰值能量色散量取决于调制带宽、扩频深度和扩频曲线。由此产生的SSC调制载波信号最终的抖动比未调制载波信号高得多。最常见的调制技术是下扩频和中心扩频：下扩频：载波按指定的百分比调制至低于标称频率，而不是更高；中心扩展：载波按指定百分比调制高于和低于标称频率。 基于以上理论，今天，提出并实践了一种基于verilog/systemverilog编程语言的SSC 建模模型方法，及如何产生90度相位差的思路。另外，还总结了如何提高建模精度的一些注意点，目的方便大家对ssc 调制时钟的理解。
PCIE机械及电气规范
06-12
PCIE的机械和电气规范，便于PCIE的相关开发工作；介绍了硬件设计时需要注意的问题点。
什么是SSC(时钟扩频)，为什么要时钟扩频
cy413026的博客
07-18 2753
类似于扩频通信，扩频时钟也是用一个较低的频率调制系统时钟，使得窄带的周期性系统时钟被有意扩展为宽带，基频和谐波所包含的峰值能量显著降低，在频域上的表现是产生一个具有边带谐波的频谱。一般来说频谱调制速率较低，可以实现频率平滑调制，减少调制后的时钟周期的抖动参数。由于像PCIE 这样的告诉串行总线，1.0的速率达到了2.5Gbps，2.0更是高达5Gbps，所以PCI SIG规定了扩展率为0~0.5%，调制频率为30~33kHz，这样不但满足了EMI的衰减要求，也兼顾了将扩频时钟带来的周期抖动最小化的要求。
什么是SSC（扩频时钟）？
热门推荐
小孟同学的博客
01-10 4万+
SSC全称Spread Spectrum Clocking，即扩频时钟。由于信号的辐射主要是由于信号的能量过于集中在其载波频率位置，导致信号的能量在某一频点位置处的产生过大的辐射发射。因此为了进一步有效的降低EMI辐射，芯片厂家在设计芯片时也给容易产生EMI的信号增加了SSC（Spread Spectrum Clocking）即扩频时钟的功能，频率变化的时钟，其频谱能量被分散在一定频...
【知识分享】PCIe5.0 Tx&Rx 电气设计参数汇总
最新发布
一只豌豆象的博客
07-11 1033
本文以概述的方式，对PCI Express Base Specification 5.0的电气规范中的关键技术要点进行了串联梳理，旨在增加相关技术指标的可读性，并使之更好地展现给设计者。实际的PCIe规范文档中，电气指标的技术内容很多，感兴趣的工程师，需要仔细阅读文档的内容，以获取更多对设计有帮助的指标要求。
SSC 扩频时钟技术
那么菜的博客
12-16 7058
SSC，全称Spread Spectrum Clocking，即扩频时钟。 由于信号的辐射主要是由于信号的能量过于集中在其载波频率位置，导致信号的能量在某一频点位置处的产生过大的辐射发射。因此为了进一步有效的降低EMI辐射，芯片厂家在设计芯片时也给容易产生EMI的信号增加了SSC（Spread Spectrum Clocking）即扩频时钟的功能，频率变化的时钟，其频谱能量被分散在一定频谱范围上，峰值能量能减小2-18dB。采用SSC的功能可以有效的降低信号所产生的EMI。当前PCIE、SA...
扩频时钟（Spread Spectrum clock，SSC）
Leo ICer的博客
04-11 4063
背景： 在电子电路的世界中，只要有电子信号的存在，就必然会造成电磁干扰(Electromagnetic Interference , EMI)，过大的EMI不仅仅会造成对其他邻近的电子装置产生影响，更甚者有可能会影响人体的健康，因此，在一些国际电信协会如美国联邦通讯委员会（Federal Communications Commission, FCC）等都有明确定义出电子产品在EMI上的相关法规。 电磁干扰产生原因 由于信号的能量过于集中在其载波频率位置,导致信号的能量在某一频点位置处的产生过大.
PCIE 参考时钟架构
weixin_45365488的博客
02-05 4749
首先先看下PCIE架构组件：下图中主要包括了CPU（ROOT COMPLEX），PCIE SWITCH，BUFFER以及一些PCIE ENDPOINT；而且可知各个器件的时钟来源都是由100MHz经过Buffer后提供。接着上图的架构，我们来简单看下PCIE时钟的三种架构：Common Clock Architecture：所有设备的参考时钟分布必须匹配到15英寸以内在系统板上。在接收端数据和时钟之间的传输延迟增量必须要小于等于12ns。通常允许PCIE卡上的时钟线长不大于4inch。
PCIe 参考时钟架构 (Refclk Architecture)
tian362的专栏
05-16 1249
注意：Common Clock 及 Data Clock 时，考虑到长距离时钟线上的耦合噪声，标准中给定的 Limit 是要比仿真结果小的，比如系统仿真 Gen5 的 Clock Jitter Limit 是0.25 ps RMS，标准中给定的是 0.15 ps RMS。对于收发端采用独立参考时钟的方案，其收发端独立使用不同的参考时钟源，无需单独传递时钟，对布局布线的要求更宽松。注意：30 KHz ~ 33 KHz 是指频率随时间周期变化的频率，不是展宽的带宽，带宽为时钟频率的 0.5%。
PCIE reference clock设计要求
ying544303618的专栏
06-01 2263
否则，如果参考时钟延迟启动或者没有正确启动，可能会导致PCIe总线不稳定，从而影响系统的正常运行。时钟缓冲器：使用专门的时钟缓冲器可以提高PCIe参考时钟的稳定性，降低抖动峰峰值，并且能够控制时钟输出使能的时序，更好地满足PCIe规范的要求。参考时钟启动时间：为避免参考时钟延迟启动，建议在启动电源或重启系统之前，先将参考时钟连接到相应的PCIe设备上，并且确保参考时钟已经开始运行。因此，在设计PCIe设备时，需要尽早考虑参考时钟的启动时序问题，并且按照相关规范进行设计和测试，以确保系统的稳定性和可靠性。
PCIe扫盲——关于PCIe参考时钟的讨论
justlxy的博客
05-21 9536
本文来聊一聊PCIe系统中的参考时钟，主要参考资料为PCIe Base Spec和CEM Spec。在1.0a和1.1版本的PCIe Base Spec中并没有详细的关于参考时钟的描述，而是在与之对应的CEM Spec中提及。从V2.0版的PCIe Base Spec开始，在物理层电气子层章节中增加了参考时钟相关的内容，同时提出了PCIe参考时钟的三种架构： 1、Common Refclk (Shared Refclk) Architecture 2、Data Clocked Rx Ar....
PCIE知识笔记.pdf
06-02
此外，PCIe总线参考时钟、扩频时钟（SSC）的概念，以及Lattice FPGA对扩频时钟的支持也是文档的关键部分。 文档的最后部分涵盖了PCIe总线的配置空间寄存器、电源管理、卡规格CEM导读、性能评估方法、编码与解码机制...
高效的时序策略提高PCIe数据速率
07-22
其中，SSC（扩频时钟）技术被用于减少电磁干扰（EMI）敏感应用中的电磁辐射。 在设计PCIe系统时，工程师需要考虑时钟分配方案对系统时序的影响，以及如何在不同的抖动预算范围内保证数据传输的精确度。尤其是在设计...
Tektronix Solution for PCIe 3.0 & 4.0 Link Equalization.pdf
05-28
共享时钟架构是目前最为流行的一种，它支持扩频时钟（SSC），并且要求相同的时钟信号连接到所有设备，同时保持设备间偏斜（Skew）小于等于12纳秒。独立时钟架构通常用于有线应用，除非两个时钟同步到一个共同的源，...
PCIe总线的参考时钟与同步时钟的差异
filthyfrank的博客
02-19 429
PCIe总线的参考时钟与同步时钟的差异
【PCIE体系结构十】链路两端的参考时钟有频偏怎么办？
highman110的博客
05-17 2196
简述PCIE链路两端时钟补偿原理
SSC 扩频时钟技术（3）
那么菜的博客
12-16 1391
SSC 扩频时钟技术（0）
那么菜的博客
12-16 5564
何谓SSC？？？ 展频spreadspectrum(SSC)，所有会产生频率信号的电子组件都是潜在的电磁干扰（ EMI ）源,这些信号将会影响如收音机、电视或者移动电话等电子产品的正常运作。SSC让时钟慢慢地一点点地变化来分散输出时钟的能量。其原理类似于图1 所示的例子，让水压（频谱能量）一定的水从一个小孔（固定频率）中喷出，这和让它从淋浴喷头的多个小孔（分散频率）中喷出的效果是不同的。后者的水压得到了分散，水的喷出力度（辐射噪声）会变小很多。 SSC不仅对时钟振荡频率（基波）有抑制作用，对..
PCIE时钟
巴菲特豆的博客
08-16 2921
Data Clock 时钟方案是三种方案中最易实现的方案，其无需外部参考时钟，在数据流中携带有时钟信息，接收端接收数据流并从中恢复出时钟供给其 CDR 作参考时钟。注意：Common Clock 及 Data Clock 时，考虑到长距离时钟线上的耦合噪声，标准中给定的 Limit 是要比仿真结果小的，比如系统仿真 Gen5 的 Clock Jitter Limit 是0.25 ps RMS，标准中给定的是 0.15 ps RMS。PCIe 时钟架构是指 PCIe 系统中收发端设备给定参考时钟的方案。
pcie srns模式下设备时钟来源
06-10
在PCIe SRNS模式下，所有设备使用相同的扩频参数，因此它们的时钟源必须相同。通常情况下，SRNS模式下的时钟源来自于PCIe总线上的主控设备，也就是root complex。root complex通常由主板上的芯片组或CPU来实现，它会向所有PCIe设备广播时钟信号，并控制所有设备的时钟同步。 在SRNS模式下，所有设备的时钟信号都来自于root complex，这使得PCIe设备之间的时钟同步更加精确和稳定。同时，由于所有设备使用相同的扩频参数，它们的时钟相对独立，从而减少了干扰和抖动。 需要注意的是，在SRNS模式下，root complex的时钟源也需要尽可能稳定和准确。如果root complex的时钟源不稳定，可能会导致所有设备的时钟同步受到影响，进而影响PCIe信号传输的稳定性和可靠性。因此，在设计PCIe系统时，需要特别关注root complex的时钟源和时钟同步机制。
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