FPGA之PCIE硬件分配规则

最新推荐文章于 2024-06-19 21:05:31 发布
最新推荐文章于 2024-06-19 21:05:31 发布
阅读量2.9k 收藏 20
点赞数 2
分类专栏： FPGA PCIE 文章标签： fpga
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/weixin_42564775/article/details/108113634
版权

FPGA之PCIE硬件分配规则

Vivado IP目录提供的UltraScale Devices Gen3 PCIe集成模块具有一定的布局限制，也就是说不是所有的Quad都可以任意组合成8X或16X的PCIE。其规则有两条：
规则1：PCIe接口的line 0仅限于GTH Quad上一个时钟区域、PCI Express硬块下的相同时钟区域或一个时钟区域（以下图为例，当使用PCIE X0Y4这个PCIE block且为8X宽度pcie，其line0可以为bank233，可以为bank232，也可以为bank231）。当使用8X宽度时，所使用的的两个Quad必须相邻。
在这里插入图片描述
在这里插入图片描述

规则2：当PCIE接口使用多个Quad组合时，Quad必须在同一个逻辑域（SLR）。
举例：以UltraScale+系列FPGA为例，逻辑域的划分在手册FPGAs Packaging and Pinouts Product Specification中可以看到，下图为例，Quad228和Quad229则不能进行组合。
在这里插入图片描述

备注：不同型号的FPGA其所选的P

最低0.47元/天 解锁文章
天下无敌小霸王
关注
  • 2
    点赞
  • 踩
  • 20
    收藏
    觉得还不错? 一键收藏
  • 0
    评论
专栏目录
基于FPGA PCIe管脚硬件接错案例分析与解决方案
whm128的博客
04-26 946
本案例基于xinlinx FPGA K7系列。由于在FPGA中，PCIE属于硬核资源，相应的管脚其实时约定好的，在手册中有专门的定义，不可以自己定义。如果你真的接错了，那也可以有解决方案，在约束文件XDC中添加以下约束，即可解决，说明FPGA还是很强大的。（K7 676为例，其他参考自定义）由于在设计中，PCB走线时，考虑到不是很方便，调整了PCIe的线序，导致在调试中，一度识别不了PCIe接口。应该如何去分析和解决。首先，除非特殊情况，一般PCIe应该按照手册约定的管脚去约束，不应该擅自定义。
Vivado18.2 PCIE ip核IO协议详细介绍
踩着马桶吃甜筒！
05-06 1万+
金手指原理部分不多介绍,网上有很多类似的文章,大家可以自行参考 我们直接上手使用IP核建立部分 文章目录 IP核建立 2.IP核利化代码介绍 3.PCIE 协议介绍 4.PCIE 时序图 5 :总结 PCIE框图 使用的是VIVADO 2018.2版本PCIE 的IP核 其他版本大同小异,就连ISE其建立原理也是一样 一、PCIE ip 可以看到有三种不同的IP核,每种IP核支持的协议和功能也是不一样的. 7Series Integrated Block for ...
FPGA管脚分配原则
03-08
FPGA管脚分配中需要注意的一些情况，对于采用FPGA进行硬件设计有帮助！
vivado SLR
最新发布
cckkppll的博客
06-19 868
vivado SLR
FPGA管脚分配规则
qq_35396239的博客
08-06 5010
轨道塌陷 当芯片的输出翻转或者内核门反转，通过电源和地路径的电流发生变化时，会在电源和地之间的阻抗上产生一个压降。这个压降就意味着供给芯片的电压变小了。高性能处理器和专用集成电路的发展趋势：低电压供电，高功率消耗。意味着更短的时间内有更大的开关电流。这时可以容忍的噪声就更小。轨道塌陷有关的压降成为一个越来越严重的问题。需要设计电源分配系统达到电源和地阻抗最小。需要考虑一下特性。1.相邻的电源和地分配层平面的介质应该尽可能地薄，以使他们紧紧靠近。2.低电感的去耦电容。3.封装时安排有多个很短的电源和地引脚。4
PCIe接口在FPGA上的实现
小裘的博客
11-26 2万+
引言 PCI Express Base Specification Revision 3.0 PCI Local Bus Specification Revision 3.0 书籍：PCI Express System Architecture，对应那本紫色的《PCI Express 体系结构标准教材》   上面的两个Specification的文档虽然不是从官网找的，但是可信度还是有保证的。我们学校图书馆有那本中文的书，基本上跟规范里的内容是一致的，而且应该更好理解一点。第一个规范里主要看第七章“So
基于XILINX FPGA的硬件设计总结之PCIE硬件设计避坑
weixin_39678801的博客
04-17 4914
随着FPGA的不断发展，FPGA本身自带的PCIE硬核的数量越来越多，本文以ZU11EG为例介绍，如何进行对应的硬件引脚分配。 设计目标：ZU11EG FFVC1760封装，挂载4组NVME,接口为PCIE X4 , 先我们先对ZU11EG的资源进行分析，在UG1075中我们可以清楚的看到其包含4个PCIE块，分别位于X0Y2,X0Y3,X...
FPGA设计系列资料.zip
04-03
《FPGA设计系列资料》是一份综合性的学习资源，涵盖了硬件工程师面试的必备知识点以及FPGA设计的核心技术。这份资料旨在帮助对FPGA设计感兴趣的工程师提升技能，为面试做好充分准备，同时也为已经在职的工程师提供...
Board-design-PCIe.rar_嵌入式/单片机/硬件编程_VHDL_
08-11
在电子设计领域，PCI Express（Peripheral Component Interconnect Express，简称PCIe）是一种高速接口标准，广泛应用于各种嵌入式系统、单片机以及硬件编程中。本资源"Board-design-PCIe.rar"提供了关于PCIe架构...
电信设备-基于FPGA的串行通信分配装置及通信方法.zip
09-18
3. **数据分配**：基于FPGA的串行通信分配装置可以接收多路输入数据，并根据预设规则将其分发到多个输出通道，这在多路复用和分布式系统中非常有用。 4. **灵活性和可扩展性**：FPGA的可编程特性使得设计者可以根据...
FPGA.zip_FPGA PCB_FPGA封装_fpga_fpga文档
09-25
在电子设计领域，FPGA扮演着至关重要的角色，尤其是在原型验证、高速计算、嵌入式系统和定制化硬件设计中。 在FPGA的设计过程中，有以下几个关键知识点： 1. **配置时钟**：时钟是数字系统的心脏，它决定了系统的...
工程师必须要知道的FPGA引脚信号分配原则
07-19
这些用于向多用途引脚指配信号的指导方针有助于设计师根据最多到最少的约束信号指配原则提前考虑信号指配，并减少反复的次数。
FPGA设计指导准则
04-02
6. **资源分配**：合理分配FPGA资源，例如，避免过度使用某种特定类型的逻辑单元，以免造成其他资源浪费。 7. **功耗管理**：低功耗设计是现代FPGA设计的重要方面。通过电源门控、时钟门控、使用低功耗逻辑家族和...
5、PCIe设备的配置过程
qq_27846717的博客
02-26 1006
5、PCIe设备的配置过程转载韦东山教程 05PCIe设备的配置过程1. PCIe系统硬件结构2. PCIe系统软件层次3. 事务层TLP格式3.1 Posted和Non-Posted3.2 TLP通用格式3.3 TLP头部4. 配置与RC直连的设备4.1 怎么访问直连的设备4.2 配置EendPoint5. 配置示例5.1 必备知识5.1.1 PCIe设备的配置寄存器5.1.2 Type 0 Configuration Request5.1.3 Type 1 Configuration Request5.
PCIE系统标准体系结构解读(九)：PCIe配置
小仲0630的博客
06-26 6683
1.12 PCIe配置 1.12.1 配置概述 系统首次启动时，配置软件还没有扫描过PCIe结构，因而不知道机器的拓扑结构。配置软件唯一知道的是在根联合体内存在着主机/PCI桥，总线0直连到该桥的下游。由于还没有扫描过总线0，因此系统不知道在根联合体上存在着多少个PCIe端口。扫描PCIe结构以找出其拓扑的进程称为枚举（enumeration）。 1.12.2 每种功能实现一组配置寄存器 当处理器执行软件命令时，根联合体会发起配置事务来读或写某种功能的配置寄存器。通过访问这些寄存器可以发现某种功能是
FPGA引脚简介
热门推荐
撒哈拉的绿洲
09-07 2万+
一、 FPGA的硬件结构 这里说的硬件结构主要从FPGA的引脚功能方面描述，FPGA内部的电路逻辑暂不讨论。 FPGA的引脚大致可以分为三类：功能引脚、IO引脚、电源和接地引脚。 1. 功能引脚 FPGA的功能引脚包含了FPGA配置程序加载、FPGA配置模式选择、状态及错误提示、JTAG调试等等。 DCLK、DATA0、NCONFIG、CONF_DONE这几个引脚是配置FPGA所必须的，DATA1~DATA7可以用作其他功能，INIT_DONE可以不使用。TDI、TDO、TMS、TCK四个脚是
VIVADO写完xxx.v文件后进行引脚配置的两种方法
weixin_44728797的博客
08-22 5635
VIVADO配置引脚
vivado软件的使用（一）（二）
m0_56115959的博客
01-13 974
正点原子达芬奇Pro开发板 Artix-7 XC7A35T/XC7A100T视频vivado软件的使用（一）（二）
遇见BUG（1）：都是非时钟专用引脚惹的祸？
yundanfengqing_nuc的专栏
08-21 2232
最近遇到一个问题，就是在使用FPGA上的一对差分时钟的时钟，总是提示这样的错误： [Place 30-172] Sub-optimal placement for a clock-capable IO pin and PLL pair. If this sub optimal condition is acceptable for t...
ad7606c fpga pcie 硬件
06-02
要实现AD7606C与FPGA的PCIe硬件连接，需要使用一款支持PCIe接口的FPGA开发板，如Xilinx的VCU118开发板。具体连接方式如下： 1. 硬件连接 - 首先，将AD7606C与FPGA连接起来，连接方式与前面提到的一样，即将AD7606C的串行接口与FPGA的SPI接口相连。 - 然后，将FPGA开发板的PCIe接口连接到PC机的PCIe插槽上。 - 最后，使用PC机上的驱动程序来控制FPGA开发板，从而实现AD7606C的数据采集。 2. 驱动程序设计 在实现AD7606C与FPGA的PCIe硬件连接后，需要编写相应的驱动程序来控制FPGA的SPI接口，并从AD7606C采集模拟信号。具体步骤如下： - 首先，需要在FPGA开发板上实现PCIe控制器，用于与PC机进行通信。 - 然后，需要在FPGA中实现SPI接口控制器，用于与AD7606C进行通信，并控制其采样和控制寄存器等参数。 - 接下来，需要编写相应的驱动程序，用于从PC机上向FPGA发送采样命令和读取采集的数据，并将其存储到PC机的内存中。 - 最后，需要对采集的模拟信号进行处理，包括滤波、放大、数字量化等操作，并将处理后的数字信号输出到PC机上。 需要注意的是，在设计PCIe硬件连接时，需要考虑数据传输的稳定性和速度，以保证AD7606C采集的模拟信号能够正确、快速地传输到PC机上。此外，驱动程序的编写需要根据具体的应用需求和硬件环境进行优化，以达到最佳的效果。
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值