数电实验18：数码管扫描显示

最新推荐文章于 2024-03-22 14:33:07 发布

EdwardLeo

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分类专栏： ISE 文章标签： fpga开发

本文链接：https://blog.csdn.net/Leo_akis7/article/details/120458614

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本文详细介绍了使用FPGA进行数码管扫描显示的实验过程，包括代码编写、测试文件的配置以及管脚连接的具体设置，为FPGA开发人员提供实践指导。

摘要由CSDN通过智能技术生成

代码段

module Top(
	   input ST,		
      input CLR,		
      input clk_25M,		
      output [3:0] AN,
      output [7:0] SEG
    );
    
	reg[15:0] Data;
	reg[3:0] Data_Show; 
	wire[1:0] BIT_SEL;
	reg Increment;
	integer clk_num=0;
	
	delay_2ms uu1(clk_25M,BIT_SEL);

initial begin Data <= 16'b0; Increment = 1'b0;end

	always@(posedge clk_25M)begin	
		if(clk_num<5000000)	begin
			clk_num = clk_num+1;
			Increment = 1'b0;
		end
		else begin
			clk_num = 0;
			Increment = 1'b1;
		end
	end
								
	always@(posedge CLR  or posedge Increment)
	if(CLR) begin
		Data <= 16'b0000000000000000;
	end		
	else if(ST) begin
		if(Data[3:0]==4'b1001) begin
			Data[3:0]<=4'b0000;
			if(Data[7:4]==4'b1001) begin
				Data[7:4]<=4'b0000;
				if(Data[11:8]==4'b1001)begin
					Data[11:8]<=4'b0000;
					if(Data[15:12]==4'b1001)
						Data