HDLBits Verilog编程题136\137 串行数据接收状态机

最新推荐文章于 2024-07-29 15:26:36 发布

Utopia_sy

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分类专栏： Verilog

本文链接：https://blog.csdn.net/Li_S_Yu/article/details/105150412

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这篇博客介绍了如何使用Verilog实现串行数据接收状态机，包括136题的基本串行数据接收，以及137题增加了奇校验功能的串行数据接收。136题的数据格式包含1位起始位、8位数据位和1位停止位。当停止位错误时，数据传输失败。137题在136题基础上加入了奇校验，如果在接收完数据和校验位后未收到停止位，状态机会持续等待。状态机的设计采用了三段式，并且在Wait状态中等待停止位。

摘要由CSDN通过智能技术生成

串行数据接收状态机

136:串行数据接收Serial receiver and datapath(fsm_serialdata)
137:奇校验串行数据接收Serial receiver with parity checking(Fsm serialdp)

前一道题（135.Serial receiver)，不用记录数据，只输出接收完成标志done，只要把136中数据存储输出部分删除即可，因此这里不再赘述。

136:串行数据接收Serial receiver and datapath(fsm_serialdata)

原题链接：https://hdlbits.01xz.net/wiki/Fsm_serialdata
题目简单说明：接收数据格式为：1bit起始位(0)+8bit数据位+1bit停止位(1)；若停止位为0则数据传输出错。
状态转换如下图：
状态转换图

module top_module(
    input clk,
    input in,
    input reset,    // Synchronous reset
    output [7:0] out_byte,
    output done
); //

    reg [3:0] state_c, state_n;
    parameter Idle=0, Recv=1, Done=2, Error=3, Stop=4;
    wire Idle2Recv, Recv2Stop, Stop2Error, Stop2Done, Done2Recv, Done2Idle, Error2Idle;
    wire cnt_add, cnt_end;
    reg [3:0] cnt;
    reg [7:0] temp_data;
    
    always@(posedge clk) begin
        if(reset)
            cnt <= 0;
        else if(cnt_add) begin
            if(cnt_end)
                cnt <= 0;
            else 
                cnt <= cnt+1;
        end
    end
    assign cnt_add = state_c==Recv;
    assign cnt_end = cnt_add && cnt==8-1;
    
    always@(posedge clk) begin
        if(reset)
            state_c <= Idle;
        else
            state_c <= state_n;
    end
    
    always@(*) begin
        case (state_c)
            Idle:begin
                if(Idle2Recv)
                    state_n = Recv;
                else
                    state_n = state_c;
            end
            Recv: