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题目
在Verilog专题(二十九)Serial receiver状态机的基础上添加数据输出,它将输出正确接收的数据字节。当done为1时,out_byte有效,否则无效。需要注意的是:串行协议首先发送最低有效位。
Module Declaration
module top_module( input clk, input [7:0] in, input reset, // Synchronous reset output [23:0] out_bytes, output done);
我的设计
其实就是在上一篇文章的基础上加上datapath,该datapath从低位到高位存到寄存器中,然后done信号为1时,才输出一个字节,代码如下:
module top_module(
input clk,
input in,
input reset, // Synchronous reset
output [7:0] out_byte,